一种宽频率范围的二分频电路的制作方法

本实用新型涉及射频集成电路领域，更具体涉及一种宽频率范围的二分频电路。

背景技术：

二分频电路作为分频器的基础电路模块，通常被各种频率源模块用来实现二分频功能、扩展频率范围以及提供正交i/q信号等，其广泛应用于锁相环中。随着不同应用环境以及各种无线技术标准的出现，锁相环需要通过二分频电路扩展工作频率范围以满足不同应用环境以及无线通信协议的要求。此外，在零中频接收机中，宽输出频率范围的锁相环需要通过二分频电路来实现正交i/q信号。因此对于二分频电路的频率范围要求越来越高，设计难度也相应增大，所以研究宽频率范围的二分频电路具有很大的应用前景和现实意义。

目前比较常见的二分频电路结构有注入锁定结构(ilfd)、miller结构、单相时钟结构(tspc)、cml结构。ilfd结构以及miller结构的二分频器由于其分频范围有限而受到很大的应用限制，tspc结构的二分频器由于缺少大的电容存储电荷而很难在低频应用，相对于以上三种结构，cml结构的二分频器能够实现相对更宽的频率范围，且能够很好地在低频以及高频应用。但在某些应用中，单个cml结构的二分频器仍不能够满足频率范围的要求，就需要多个相对窄带的二分频器通过开关切换来实现宽频率范围。这不仅仅增加了设计复杂性且增大了芯片面积和功耗。

随着集成电路系统对于小型化以及低功耗的需求，如何在节省面积和功耗的前提下，实现宽频率范围的二分频器电路成为急需解决的技术难题。

技术实现要素：

本实用新型提供一种宽频率范围的二分频电路，通过设立开关电容阵列对多个cml结构的二分频电路进行控制，进而实现信号的宽频率范围输出。

为了解决上述技术问题，本实用新型采用如下的技术方案：

本实用新型实施例的第一个方面，提供了一种宽频率范围的二分频电路，包括cml电路，所述cml电路为两个，分别为：第一级cml电路和第二级cml电路，还包括两个开关电容阵列：第一级开关电容阵列和第二级开关电容阵列；

所述第一级cml电路的时钟输入端clkp与所述第二级cml电路的时钟输入端clkn连接，所述第一级cml电路的时钟输入端clkn与所述第二级cml电路的时钟输入端clkp连接；

所述第一级cml电路的信号输出端qp与所述第二级cml电路的信号输入端dp连接，所述第一级cml电路的信号输出端qn与所述第二级cml电路的信号输入端dn连接；所述第二级cml电路的信号输出端qp与所述第一级cml电路的信号输入端dn连接，所述第二级cml电路的信号输出端qn与所述第一级cml电路的信号输入端dp连接；

所述第一级开关电容阵列的信号输入端vin+与第一级cml电路的信号输出端qp连接；所述第一级开关电容阵列的信号输入端vin-与第一级cml电路的信号输出端qn连接；所述第二级开关电容阵列的信号输入端vin+与第二级cml电路的信号输出端qp连接；所述第二级开关电容阵列的信号输入端vin-与第二级cml电路的信号输出端qn连接。

本实用新型实施例的第二个方面，提供一种cml电路的电路结构，其中，该所述第一级cml电路和第二级cml电路的电路结构相同。

具体的，该cml电路的电路结构包括采样支路和保持支路；其中，

所述采样支路包括：第一晶体管m1、第二晶体管m2、第三晶体管m3、第一电阻r1、第二电阻r2、第三电阻r3和第一电容c1；

所述保持支路包括：第四晶体管m4、第五晶体管m5、第六晶体管m6、第一电阻r1、第二电阻r2、第四电阻r4和第二电容c2；

具体连接方式为：

所述第一电容c1的一端作为cml电路的时钟输入端clkp，所述第一电容c1另一端与所述第三电阻r3的一端相连且与第三晶体管m3的栅极相连，所述第三电阻r3的另一端作为偏置电压端口vbias，所述第三晶体管m3的源极接gnd，所述第三晶体管m3的漏极与第一晶体管m1的源极相连以及与第二晶体管m2的源极相连，所述第一晶体管m1的栅极作为cml电路的信号输入端dp，所述第二晶体管m2的栅极作为cml电路的信号输入端dn，所述第一晶体管m1的漏极与第一电阻r1的一端相连，所述第二晶体管m2的漏极与第二电阻r2的一端相连，所述第一电阻r1的另一端与vdd相连，所述第二电阻r2的另一端与vdd相连；

所述第二电容c2的一端作为cml电路的时钟输入端clkn，所述第二电容c2另一端与所述第四电阻r4的一端相连且与第六晶体管m6的栅极相连，所述第四电阻r4的另一端作为偏置电压端口vbias，所述第六晶体管m6的源极接gnd，所述第六晶体管m6的漏极与第四晶体管m4的源极相连以及与第五晶体管m5的源极相连，所述第四晶体管m4的栅极作为cml电路的信号输出端qp，所述第四晶体管m4的栅极与第五晶体管m5的漏极连相连且与第二晶体管m2的漏极相连，所述第五晶体管m5的栅极作为cml电路的信号输出端qn，所述第五晶体管m5的栅极与第四晶体管m4的漏极相连且与第一晶体管m1的漏极相连；

优选的，在所述晶体管m3和晶体管m6的源端设有无尾电流源结构。

在提供的cml电路中，其工作原理如下:

当差分输入时钟clkp为高电平时，clkn为低电平时，m3导通，cml电路工作在“采样”模式，采样管m1和m2进入工作状态；

当差分输入时钟clkn为高电平时，clkp为低电平时，m6导通，cml电路工作在“保持”模式，晶体管m4和m5进入工作状态。

本实用新型实施例的第三个方面，提供开关电容阵列，其中第一级开关电容阵列和第二级开关电容阵列的电路结构相同。

具体的，所述每一级开关电容阵列电路结构包括第一比特电路结构和第二比特电路结构；

所述第一比特电路包括：第七晶体管m7、第八晶体管m8、第九晶体管m9、第十晶体管m10、第十一晶体管m11、第五电阻r5、第六电阻r6、第三电容c3、第四电容c4；

所述第二比特电路包括：第十二晶体管m12、第十三晶体管m13、第十四晶体管m14、第十五晶体管m15、第十六晶体管m16、第七电阻r7、第八电阻r8、第五电容c5、第六电容c6；

具体连接方式为：

所述第五电阻r5的一端与vdd相连，所述第三电容c3的一端、第七晶体管m7的漏极、第八晶体管m8的漏极共同与第五电阻r5的另一端相连，所述第三电容c3的另一端作为开关电容阵列的正相输入端vin+，所述第六电阻r6的一端与vdd相连，所述第四电容c4的一端、第七晶体管m7的源极、第九晶体管m9的漏极共同与第六电阻r6的另一端相连，所述第四电容c4的另一端作为开关电容阵列的反相输入端vin-，所述第八晶体管m8的源极与gnd相连，所述第九晶体管m9的源极与gnd相连，所述第七晶体管m7的栅极、第八晶体管m8的栅极、第九晶体管m9的栅极共同与第十晶体管m10的漏极相连，所述第十一晶体管m11的漏极与第十晶体管m10的漏极相连，所述第十晶体管m10的源极与vdd相连，所述第十一晶体管m11的源极与gnd相连，所述第十晶体管m10的栅极与第十一晶体管m11的栅极相连，作为开关控制端口sw0；

所述第七电阻r7的一端与vdd相连，所述第五电容c5的一端、第十二晶体管m12的漏极、第十三晶体管m13的漏极共同与第七电阻r7的另一端相连，所述第五电容c5的另一端作为开关电容阵列的正相输入端vin+，所述第八电阻r8的一端与vdd相连，所述第六电容c6的一端、第十二晶体管m12的源极、第十四晶体管m14的漏极共同与第八电阻r8的另一端相连，所述第六电容c6的另一端作为开关电容阵列的反相输入端vin-，所述第十三晶体管m13的源极与gnd相连，所述第十四晶体管m14的源极与gnd相连，所述第十二晶体管m12的栅极、第十三晶体管m13的栅极、第十四晶体管m14的栅极共同与第十五晶体管m15的漏极相连，所述第十六晶体管m16的漏极与第十五晶体管m15的漏极相连，所述第十五晶体管m15的源极与vdd相连，所述第十六晶体管m16的源极与gnd相连，所述第十五晶体管m15的栅极与第十六晶体管m16的栅极相连，作为开关控制端口sw1；

所述第三电容c3的另一端与所述第五电容c5的另一端相连，共同作为开关电容阵列的正相输入端vin+，所述第四电容c4的另一端与所述第六电容c6的另一端相连，共同作为开关电容阵列的反相输入端vin-。

优选的，还包括第一反相器和第二反相器；

所述第一反相器包括：第十晶体管m10和第十一晶体管m11；

所述第二反相器包括：第十五晶体管m15和第十六晶体管m16。

在开关电容阵列中，晶体管m7和晶体管m12为开关管，其工作原理如下：

当sw0、sw1为低电平时，开关管m7和开关管m12导通，晶体管m8、m9、m13、m14分别把开关管m7和m12的漏端和源端电位拉至gnd，负载电容c3、c4、c5、c6加入到cml电路的差分输出端口，其中c5＝c6＝2c3＝2c4，通过加入不同的负载电容，从而让cml结构的高速二分频电路稳定地工作在不同的较低频段范围；

当sw0、sw1为高电平时，开关管m7和开关管m12关断，电阻r5、r6、r7、r8分别把开关管m7和m12的漏端和源端电位拉至vdd，负载电容c3、c4、c5、c6为开关管m7和m12的漏端和源端寄生电容，可以忽略不计，从而让cml结构的高速二分频电路稳定地工作在高频段范围。

为解决当锁相环输出为几十mhz到几ghz的宽频率范围信号，在传统的二分频电路结构中，不能够实现对其宽频率范围输出信号的正常分频功能，而在本实用新型的技术方案中，通过在cml结构的二分频器输出负载端增加开关电容阵列，通过开关切换不同电容负载来保证二分频器在不同频带范围内的稳定工作，从而实现非常宽的工作频率范围。

本实用新型的其它优点、目标和特征将部分通过下面的说明体现，部分还将通过对本实用新型的研究和实践而为本领域的技术人员所理解。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型所述的宽频率范围的二分频电路整体结构框图。

图2为本实用新型所述的cml电路的结构示意图。

图3为本实用新型所述的一个开关电容阵列电路的电路结构示意图。

具体实施方式

下面结合附图对本实用新型做进一步的详细说明，以令本领域技术人员参照说明书文字能够据以实施。

应当理解，本文所使用的诸如“具有”、“包含”以及“包括”术语并不配出一个或多个其它元件或其组合的存在或添加。

本实用新型提供一个实施例，如图1所示，本实用新型提供一种宽频率范围的二分频电路，包括两个cml电路和两个开关电容阵列，通过开关电容阵列对cml电路进行控制，保证二分频器在不同频带范围内的稳定工作，从而实现非常宽的工作频率范围。

具体的，所述两个cml电路分别为：第一级cml电路和第二级cml电路；所述两个开关电容阵列分别为：第一级开关电容阵列和第二级开关电容阵列，其具体的连接为：所述第一级cml电路的时钟输入端clkp与所述第二级cml电路的时钟的输入端clkn连接，所述第一级cml电路的时钟输入端clkn与所述第二级cml电路的时钟输入端clkp连接；

所述第一级cml电路的信号输出端qp与所述第二级cml电路的信号输入端dp连接，所述第一级cml电路的信号输出端qn与所述第二级cml电路的信号输入端dn连接；所述第二级cml电路的信号输出端qp与所述第一级cml电路的信号输入端dn连接，所述第二级cml电路的信号输出端qn与所述第一级cml电路的信号输入端dp连接；

所述第一级开关电容阵列的信号输入端vin+与第一级cml电路的信号输出端qp连接；所述第一级开关电容阵列的信号输入端vin-与第一级cml电路的信号输出端qn连接；所述第二级开关电容阵列的信号输入端vin+与第二级cml电路的信号输出端qp连接；所述第二级开关电容阵列的信号输入端vin-与第二级cml电路的信号输出端qn连接。

本实用新型提供的二分频电路是基于cml电路的，本实用新型的二分频电路的工作与自身的“自振频率”有关，具体为：

当无输入时钟信号时，二分频电路就形成了类似环形振荡器的反馈结构，因此就有会发生自振。

当二分频电路的输入频率在其自振频率的两倍附近时，电路的灵敏度最高，通过所述第一级开关电容阵列电路结构与所述第二级开关电容阵列电路结构，增加开关可控制的负载电容，改变自振频率，从而切换cml结构的二分频器工作频率范围。

简而言之，在本实用新型提供的二分频电路中，可以通过两个开关电容阵列对两个cml电路的输出端进行控制，切换不同的电容保证二分频电路输出不同频率的信号，保证二分频器在不同频带范围内的稳定工作，从而实现非常宽的工作频率范围。

在本实用新型提供的技术方案中，提供了两个cml电路的电路结构，由于第一级cml电路和第二级cml电路的电路结构相同，下面仅选取任意一个cml电路进行说明，

如图2所示，在cml电路中，包括：

所述采样支路包括：第一晶体管m1、第二晶体管m2、第三晶体管m3、第一电阻r1、第二电阻r2、第三电阻r3和第一电容c1；

所述保持支路包括：第四晶体管m4、第五晶体管m5、第六晶体管m6、第一电阻r1、第二电阻r2、第四电阻r4和第二电容c2；

具体连接方式为：

所述第一电容c1的一端作为cml电路的时钟输入端clkp，所述第一电容c1另一端与所述第三电阻r3的一端相连且与第三晶体管m3的栅极相连，所述第三电阻r3的另一端作为偏置电压端口vbias，所述第三晶体管m3的源极接gnd，所述第三晶体管m3的漏极与第一晶体管m1的源极相连以及与第二晶体管m2的源极相连，所述第一晶体管m1的栅极作为cml电路的信号输入端dp，所述第二晶体管m2的栅极作为cml电路的信号输入端dn，所述第一晶体管m1的漏极与第一电阻r1的一端相连，所述第二晶体管m2的漏极与第二电阻r2的一端相连，所述第一电阻r1的另一端与vdd相连，所述第二电阻r2的另一端与vdd相连；

所述第二电容c2的一端作为cml电路的时钟输入端clkn，所述第二电容c2另一端与所述第四电阻r4的一端相连且与第六晶体管m6的栅极相连，所述第四电阻r4的另一端作为偏置电压端口vbias，所述第六晶体管m6的源极接gnd，所述第六晶体管m6的漏极与第四晶体管m4的源极相连以及与第五晶体管m5的源极相连，所述第四晶体管m4的栅极作为cml电路的信号输出端qp，所述第四晶体管m4的栅极与第五晶体管m5的漏极连相连且与第二晶体管m2的漏极相连，所述第五晶体管m5的栅极作为cml电路的信号输出端qn，所述第五晶体管m5的栅极与第四晶体管m4的漏极相连且与第一晶体管m1的漏极相连；

在cml电路中，其工作方式根据不同的情况分为两种情况，包括：

当差分输入时钟clkp为高电平时，clkn为低电平时，m3导通，cml电路工作在“采样”模式，采样管m1和m2进入工作状态；

当差分输入时钟clkn为高电平时，clkp为低电平时，m6导通，cml电路工作在“保持”模式，晶体管m4和m5进入工作状态。

在本实用新型提供的技术方案中，由于包括两个cml电路，且所述第一级cml电路的时钟输入端clkp与所述第二级cml电路的时钟输入端clkn相连接，所述第一级cml电路的时钟输入端clkn与所述第二级cml电路的时钟输入端clkp相连接，这就使得在两个cml电路中，当其中一个cml电路的差分输入时钟clkp为高电平，clkn为低电平，而在另一个cml电路中，差分输入时钟clkn为高电平，clkp为低电平，因此，在本实用新型的技术方案中，在一个周期内能够同时实现信号的“采样”和“保持”，进而实现cml电路结构的锁存器功能。

为了能够在cml电路中，获得更高的工作频率，在晶体管m3和m6的源端采用无尾电流源结构，这样时钟输入端不再受偏置电流的限制，时钟边沿切换速度快且相位噪声性能更好。

在本实用新型的技术方案中，提供了两个开关电容阵列的电路结构，由于第一级开关电容阵列和第二级开关电容阵列的电路结构相同，下面进选取任意一个开关电容阵列进行说明：

如图3所示，在开关电容阵列的电路中，包括：

所述第一比特电路包括：第七晶体管m7、第八晶体管m8、第九晶体管m9、第十晶体管m10、第十一晶体管m11、第五电阻r5、第六电阻r6、第三电容c3、第四电容c4；

所述第二比特电路包括：第十二晶体管m12、第十三晶体管m13、第十四晶体管m14、第十五晶体管m15、第十六晶体管m16、第七电阻r7、第八电阻r8、第五电容c5、第六电容c6；

具体连接方式为：

所述第五电阻r5的一端与vdd相连，所述第三电容c3的一端、第七晶体管m7的漏极、第八晶体管m8的漏极共同与第五电阻r5的另一端相连，所述第三电容c3的另一端作为开关电容阵列的正相输入端vin+，所述第六电阻r6的一端与vdd相连，所述第四电容c4的一端、第七晶体管m7的源极、第九晶体管m9的漏极共同与第六电阻r6的另一端相连，所述第四电容c4的另一端作为开关电容阵列的反相输入端vin-，所述第八晶体管m8的源极与gnd相连，所述第九晶体管m9的源极与gnd相连，所述第七晶体管m7的栅极、第八晶体管m8的栅极、第九晶体管m9的栅极共同与第十晶体管m10的漏极相连，所述第十一晶体管m11的漏极与第十晶体管m10的漏极相连，所述第十晶体管m10的源极与vdd相连，所述第十一晶体管m11的源极与gnd相连，所述第十晶体管m10的栅极与第十一晶体管m11的栅极相连，作为开关控制端口sw0；

所述第七电阻r7的一端与vdd相连，所述第五电容c5的一端、第十二晶体管m12的漏极、第十三晶体管m13的漏极共同与第七电阻r7的另一端相连，所述第五电容c5的另一端作为开关电容阵列的正相输入端vin+，所述第八电阻r8的一端与vdd相连，所述第六电容c6的一端、第十二晶体管m12的源极、第十四晶体管m14的漏极共同与第八电阻r8的另一端相连，所述第六电容c6的另一端作为开关电容阵列的反相输入端vin-，所述第十三晶体管m13的源极与gnd相连，所述第十四晶体管m14的源极与gnd相连，所述第十二晶体管m12的栅极、第十三晶体管m13的栅极、第十四晶体管m14的栅极共同与第十五晶体管m15的漏极相连，所述第十六晶体管m16的漏极与第十五晶体管m15的漏极相连，所述第十五晶体管m15的源极与vdd相连，所述第十六晶体管m16的源极与gnd相连，所述第十五晶体管m15的栅极与第十六晶体管m16的栅极相连，作为开关控制端口sw1；

所述第三电容c3的另一端与所述第五电容c5的另一端相连，共同作为开关电容阵列的正相输入端vin+，所述第四电容c4的另一端与所述第六电容c6的另一端相连，共同作为开关电容阵列的反相输入端vin-。

在开关电容阵列中，晶体管m7和晶体管m12为开关管，其工作方式根据不同的情况分为两种情况，包括：

当sw0、sw1为低电平时，开关管m7和开关管m12导通，晶体管m8、m9、m13、m14分别把开关管m7和m12的漏端和源端电位拉至gnd，负载电容c3、c4、c5、c6加入到cml电路的差分输出端口，其中c5＝c6＝2c3＝2c4，通过加入不同的负载电容，从而让cml结构的高速二分频电路稳定地工作在不同的较低频段范围；

当sw0、sw1为高电平时，开关管m7和开关管m12关断，电阻r5、r6、r7、r8分别把开关管m7和m12的漏端和源端电位拉至vdd，负载电容c3、c4、c5、c6为开关管m7和m12的漏端和源端寄生电容，可以忽略不计，从而让cml结构的高速二分频电路稳定地工作在高频段范围。

在开关电容阵列电路中，需要采用反相器作为隔离数字与模拟电路的缓冲级，在两个开关电容阵列电路中，分别采用了第一反相器和第二反相器；

所述第一反相器包括：第十晶体管m10和第十一晶体管m11；

所述第二反相器包括：第十五晶体管m15和第十六晶体管m16。

与现有技术相比，本实用新型通过在cml结构的二分频器输出负载端增加开关电容阵列，通过开关切换不同电容负载来保证二分频器在不同频带范围内的稳定工作，从而实现非常宽的工作频率范围。

尽管本实用新型的实施方案已公开如上，但其并不仅限于说明书和实施方式中所列运用。它完全可以被适用于各种适合本实用新型的领域。对于熟悉本领域的人员而言，可容易地实现另外的修改。因此在不背离权利要求及等同范围所限定的一般概念下，本实用新型并不限于特定的细节和这里示出与描述的图例。