样，采样所得基准时钟中高电平的个数，作为采样信号输出；
时钟稳定判断电路用于接收采样调整电路输出的采样信号，输出采样时钟控制信号调节采样基准时钟高电平的个数，还输出使能信号控制采样调整电路开闭；
当时钟稳定判断电路判断基准时钟采样得到高电平的个数大于预设的个数阈值，时钟稳定判断电路控制时钟电路减小采样时钟信号的输出频率，减小采样时钟信号采样基准时钟高电平的个数；或者，当时钟稳定判断电路判断基准时钟采样得到高电平的个数小于预设的个数阈值，时钟稳定判断电路控制时钟电路增大采样时钟信号的输出频率，增大采样时钟信号采样基准时钟高电平的个数；
当采样基准时钟得到高电平的个数等于预设的个数阈值，时钟电路稳定振荡输出时钟信号，并且时钟稳定判断电路输出高电平的使能信号，驱动采样调整电路的时钟输入固定为高电平，关闭采样调整电路。
[0022]如图1所示，为一种低功耗可调倍频器的实施例，其可以时钟倍频，倍频到基准时钟的2m倍，m取整数且m>l，并加入了采样调整电路和时钟稳定判断电路，在时钟稳定之后，采样调整电路部分可以完全关掉，不再工作，达到性能稳定和降低功耗的要求，且此电路相对简单易实现，降低了设计的复杂性。
[0023]其中，m就是预设的基准时钟采样得到的高电平个数阈值。
[0024]当基准时钟采样得到的高电平个数等于预设的阈值m时，则说明基准时钟的高电平的时间等于采样时钟周期的m倍，那么基准时钟的周期等于基准时钟高电平时间的2倍，即基准时钟的周期等于采样时钟周期的2m倍，那么采样时钟的频率就是基准时钟频率的2m倍，所以时钟信号的频率等于采样时钟频率，即时钟信号的频率也是基准时钟频率的2m倍，整个倍频电路就是实现这个2m倍的。
[0025]倍数可调是指电路设计者可以依据自己的要求，去设定这个m值，即设定基准时钟采样得到高电平个数的预设值，整个电路只需要改变电路中与m有关的一些参数，如采样电路和锁存电路中的上升沿D触发器的个数，环形移位寄存器的位数等，即m值是依赖电路需求去设定的，得到的倍频倍数就是基准时钟频率的2m倍。
[0026]该低功耗可调倍频器包含:时钟电路、采样调整电路和时钟稳定判断电路。
[0027]时钟电路包含:电流控制振荡器、二分频电路、环形移位寄存器、上升沿采样电路、下降沿采样电路。
[0028]首先由电流控制振荡器产生一路第一时钟信号clkl，此电流控制振荡器接入一个初始外加电流源，以产生一个初始时钟(即第一时钟信号clkl)。
[0029]二分频电路输入端电路连接电流控制振荡器的输出端，二分频电路的输出连接至环形移位寄存器。二分频电路接收第一时钟信号clkl，对第一时钟信号clkl进行二分频，第一时钟信号clkl经过二分频后会得到二分频时钟信号clk2，目的是为了得到占空比为50%的时钟，这样可以确保后面进行采样计算的精确度。该二分频时钟信号clk2作为低功耗可调倍频器的时钟输出OUT。
[0030]本发明公开的低功耗可调倍频器还包含有一个第一或门电路1，该第一或门电路I电路连接在二分频电路与环形移位寄存器之间。第一或门电路I输入端接收二分频电路输出的二分频时钟信号clk2和时钟稳定判断电路输出的使能信号E，进行或运算后输出第二时钟clk2a至环形移位寄存器。
[0031]本发明公开的低功耗可调倍频器还包含有一个第二或门电路2，该第二或门电路2输入端接收基准时钟refclk与时钟稳定判断电路输出的使能信号E，进行或运算后输出第三时钟refclka至采样调整电路。
[0032]上述二分频时钟信号clk2与使能信号E进行或运算得到第二时钟clk2a，并且基准时钟refclk与使能信号E进行或运算得到第三时钟refclka，再分别传送到下一级。这样做的目的是为了保证低功耗可调倍频器产生的最终输出时钟OUT稳定，同时也降低功耗，即当电路达到我们预期的倍频效果且能够稳定后，使能信号E就会变成高电平，二分频时钟信号clk2与使能信号E或运算后得到的第二时钟clk2a，及基准时钟refclk与使能信号E或运算后得到的第三时钟refclka，就会变成高电平，后面的用第二时钟clk2a当作时钟的采样调整电路的时钟都保持一个固定电平，即这部分采样调整电路停止工作，这样采样调整电路就不会出现波动，同时与第三时钟refclka以类似功能协同工作(下述第三时钟refclka的具体功能)，来确保整个低功耗可调倍频器电路稳定的效果，同时由于没有时钟，采样调整电路停止工作，低功耗可调倍频器整个电路功耗就会大大降低。使能信号E信号在起初重置(reset)时为低电平，所以刚开始时不会影响低功耗可调倍频器电路正常工作。
[0033]如图2所示，为环形移位寄存器的具体波形图，该环形移位寄存器为一个上升沿移位的一个环形移位寄存器，环形移位寄存器将第二时钟clk2a作为输入，输出若干路采样时钟信号至采样调整电路。这个环形移位寄存器的级数是由倍频的倍数决定的，倍数设定为2m倍，则级数就是m+2级。故本实施例中采样时钟信号具体包含:Q1、Q2、……、Qm、Qm+l、Qm+2，这里环形移位寄存器取m+2的原因在下述采样调整电路中具体说明。这m+2个采样时钟信号依次相差一个输入时钟周期，在这里输入时钟周期是第二时钟clk2a的周期T2，而且每个采样时钟信号的周期均是T2* (m+2)。
[0034]上升沿采样电路采用一个上升沿D触发器，其输入端接收第三时钟refclka，时钟端接收第二时钟clk2a，上升沿采样电路用于在第二时钟clk2a上升沿对第三时钟refclka采样，输出上升沿采样信号Qup。
[0035]下降沿采样电路采用一个下降沿D触发器，其输入端接收第三时钟refclka，时钟端接收第二时钟clk2a，下降沿采样电路用于在第二时钟下clk2a降沿对第三时钟refclka采样，输出下降沿采样信号Qdown。
[0036]这里，第二时钟clk2a被上述两个D触发器(上升沿采样电路、下降沿采样电路)当作时钟接入，来对第三时钟refclka进行采样，由于该两个D触发器分别是上升沿D触发器和下降沿D触发器，采样后的输出信号分别是上升沿采样信号Qup和下降沿采样信号Qdown0
[0037]这里上升沿采样电路与下降沿采样电路也可直接接入基准时钟refclk和二分频时钟信号clk2，具体为:
上升沿采样电路采用一个上升沿D触发器，其输入端接收基准时钟refclk，时钟端接收二分频时钟信号clk2，上升沿采样电路于二分频时钟信号clk2上升沿对基准时钟refclk采样，输出上升沿采样信号Qup。
[0038]下降沿采样电路采用一个下降沿D触发器，其输入端接收基准时钟refclk，时钟端接收二分频时钟信号clk2，下降沿采样电路于二分频时钟信号clk2下降沿对基准时钟refclk采样，输出下降沿采样信号Qdown。
[0039]本实施例中，省去了使能信号E，使得该实施例中的低功耗可调倍频器能够实现输出稳定时钟的功能，但是无法通过使能信号E固定采样调整电路的时钟，实现时钟稳定后采样调整电路停止工作的功能。
[0040]如图1所示，采样调整电路包含有:第三或门电路3、电路连接第三或门电路3输出端的采样电路和电路连接采样电路输出端的锁存电路。
[0041]第三或门电路3输入端接收上升沿采样信号Qup、下降沿采样信号Qdown和第三时钟refclka，或输入端接收上升沿采样信号Qup、下降沿采样信号Qdown和基准时钟refclk，或运算后输出端输出重置信号reseta。
[0042]采样电路用于接收第三时钟refclka、重置信号reset和采样时钟信号，或接收基准时钟refclk、重置信号reset和采样时钟信号。采样电路对基准时钟的高电平的个数进行采样后输出采样信号。
[0043]锁存电路用于接收采样电路输出的采样信号，以