项重要性能指标，是数字控制振荡器输出的周期信号频率的均方根幅度与次最大失真成分的均方根之比，而相位截取误差引起的频率杂散会减小数字控制振荡器输出的周期信号的无杂散动态范围。
[0048]在数字控制振荡器中，频率杂散的位置是容易预测的，但预测频率杂散的幅度却是不容易的。目前，改善数字控制振荡器的频率杂散性能有三种方式:一是增加有效相位的位数，即在相位截取时减少被舍弃的数字相位信号的位数，通常有效相位的位数每增加一位，数字控制振荡器的输出杂散电平将改善SdB ;二是增加数模转换器的位数，数模转换器的位数每增加一位，数字控制振荡器的输出杂散电平将改善6dB ;三是采用高性能的低通滤波器。
[0049]上述三种方式均能有效地改善数字控制振荡器的频率杂散性能，然而，本领域技术人员知晓，采用高性能的低通滤波器、增加有效相位和数模转换器的位数成本均要增加，因此，上述三种方式是以增加数字控制振荡器的成本为代价而改善数字控制振荡器的频率杂散性能的。
[0050]本发明技术方案提供一种数字控制振荡器，将量化处理产生的相位误差序列通过噪声整形滤波器，对量化处理产生的量化噪声进行整形，以提高相位信号的信噪比，从而在低成本条件下改善数字控制振荡器的频率杂散性能。
[0051]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0052]实施例1
[0053]图2是本发明实施例1的数字控制振荡器的结构示意图。参考图2，所述数字控制振荡器包括相位累加单元21、量化整形单元22和转换单元23。
[0054]所述相位累加单元21适于在时钟信号Clk的控制下对频率控制字FTW进行累加处理以产生第一相位信号P1。所述时钟信号Clk可以由基准时钟产生，所述频率控制字FTW也叫做相位增量，可以由频率控制字产生器产生，其位数决定了数字控制振荡器输出的周期信号的频率分辨率。因此，本实施例的数字控制振荡器还可以包括产生所述时钟信号Clk的基准时钟和产生所述频率控制字FTW的频率控制字产生器。
[0055]正弦波信号的幅度不是线性的，但其相位却呈线性变化，数字控制振荡器正是利用这一特性来获得需要的周期信号。根据所述频率控制字FTW的位数N，可以将360°平均分成2N等份。每次转动一个大小为(360° /2N)的角度，就可以产生一个频率为(Fc/2N)的相位递增量，其中，Fe为所述时钟信号Clk的频率。因此，只要所述频率控制字FTW选择恰当，使得Fout/Fc=FTW/2N，就可以获得所需要的周期信号的频率Fout=FcXFTW/2n。
[0056]所述相位累加单元21在所述时钟信号Clk的每一个时钟脉冲输入时,将所述频率控制字FTW累加一次，就获得了所需周期信号的频率Fout所对应的相位信息，即所述第一相位信号Pl。
[0057]所述量化整形单元22适于对所述第一相位信号Pl进行量化处理以产生第二相位信号P2，并对所述量化处理产生的量化噪声进行低频衰减和高频放大处理，且对进行低频衰减和高频放大处理后的量化噪声进行低通滤波处理。
[0058]如前所述，所述频率控制字FTW的位数决定了数字控制振荡器输出的周期信号的频率分辨率:所述频率控制字FTW的位数越多，输出的周期信号的频率分辨率越高。因此，为了提高数字控制振荡器输出的周期信号的频率分辨率，所述频率控制字FTW的位数通常取得较多，所述第一相位信号Pl的位数相应增多。
[0059]然而，所述第一相位信号Pl的位数增多，会使查找表容量相应增大，即要求存储与所述第一相位信号Pi对应的幅度数据的存储器容量增大。在实际应用中，由于数字控制振荡器的成本和体积限制了查找表的容量，因此，需要对所述第一相位信号Pl进行量化处理，即对所述第一相位信号Pi进行相位截取处理。
[0060]具体地，所述量化处理是指舍弃所述第一相位信号Pl的低位而截取所述第一相位信号Pl的高位，截取的所述第一相位信号Pl的高位即为所述第二相位信号P2。例如，所述第一相位信号Pl为1001110101，若要求进行量化处理后的位数为8位，则所述第二相位信号P2为10011101 ;若要求进行量化处理后的位数为6位，则所述第二相位信号P2为100111。
[0061]量化噪声是数字控制振荡器的另一重要性能指标，是由相位截取误差引入的，而所述相位截取误差是对所述第一相位信号Pl的量化处理产生的。所述相位截取误差越大，量化噪声也就越大，数字控制振荡器输出的周期信号的信噪比越低、无杂散动态范围越小。
[0062]基于上述分析，本实施例的量化整形单元22不仅对所述第一相位信号Pl进行量化处理，并且，还对所述量化处理产生的量化噪声进行了整形。具体地，所述量化整形单元22对所述量化噪声进行低频衰减和高频放大处理，即将低频带的量化噪声搬移至高频带，并对进行低频衰减和高频放大处理后的量化噪声进行低通滤波处理，以滤除高频带之外的量化噪声，提高所述第二相位信号P2的信噪比。
[0063]为更好地说明本实施例的效果，图3和图4分别给出了现有技术中和本实施例的相位信号和噪声的频谱示意图。参考图3，现有技术中未对量化处理产生的量化噪声进行任何处理，所述量化噪声呈均匀分布，分布在相位信号频带内的量化噪声与分布在相位信号频带外的量化噪声的幅度相等；参考图4，在本实施例中，对量化处理产生的量化噪声进行低频衰减和高频放大处理，即将低频带的量化噪声搬移至高频带，由于所述量化噪声的总能量不变，分布在相位信号频带内的量化噪声的幅度小于分布在相位信号频带外的量化噪声的幅度。因此，对图3和图4所示的量化噪声进行低通滤波处理后，图4所示的相位信号(即所述第二相位信号P2)的信噪比高于图3所示的相位信号的信噪比。
[0064]继续参考图2，所述转换单元23适于输出与所述第二相位信号P2对应的波形数据。所述转换单元23通常为只读存储器，适于以需要获取的周期信号的相位为地址存储所述波形数据，所述波形数据即为所需要获得的周期信号的幅度。具体地，Z位的寻址只读存储器相当于把0°?360°的周期信号离散成具有2Z个样值的序列，若所述转换单元23有D位数据位，则2Z个样值的幅值以D位二进制数值固化在只读存储器中，按照地址的不同可以输出相应相位的周期信号的幅值。
[0065]所述转换单元23存储的波形数据可以为正弦波信号和余弦波信号的波形数据，也可以为锯齿波信号、方波信号、三角波信号等周期信号的波形数据，本发明对此不做限定。
[0066]所述数字控制振荡器还包括第一低通滤波器24和数模转换器25。所述第一低通滤波器24适于对所述转换单元23输出的波形数据进行低通滤波处理，以补偿所需要的周期信号的幅度。所述第一低通滤波器可以为FIR低通滤波器。所述数模转换器25适于对所述低通滤波处理后的波形数据进行数模转换处理以产生所需要的周期信号。
[0067]综上所述，本实施例的数字数字控制振荡器通过所述量化整形单元22对量化噪声进行整形，降低了所述第二相位信号P2频带内的量化噪声能量，使所述第二相位信号P2的信噪比提高，从而提高所述数字控制振荡器输出的周期信号的信噪比以及无杂散动态范围。
[0068]需要说明的是，与现有技术通过采用高性能的低通滤波器、增加有效相位和数模转换器的位数来改善数字控制振荡器的频率杂散性能相比，本实施例的数模转换器不但提高了数字控制振荡器输出的周期信号的信噪比和无杂散动态范围，并且，本发明技术方案对所述量化噪声进行整形(即低频衰减和高频放大处理以及低通滤波处理)完全可以通过成本较低的FPGA电路实现，降低了所述数字控制振荡器的成本。
[0069]进一步，本实施例通过FPGA电路实现对所述量化噪声的整形，由于FPGA电路本身功耗较低，因此，所述数字控制振荡器的功耗也较低。
[0070]图5是本实施例的相位累加单元的结构示意图。参考图5，所述相位累加单元包括第一加法器51和相位寄存器52。
[0071]所述第一加法器51适于在所述时钟信号Clk的时钟脉冲到来时对所述频率控制字FTW和前一个时钟脉冲对应的第一相位信号进行叠加处理以产生当前时钟脉冲对应的第一相位信号。所述相位寄存器52适于将所述当前时钟脉冲对应的第一相位信号输出至所述量化整形单元22和第一加法器51。
[0072]以所述第一加法器51和相位寄存器52为N位为例，图6示出了所述第一相位信号PU所需要的周期信号OUt以及所述时钟信号Clk的时钟脉冲Cp的波形。当第η个时钟脉冲Cpn到来时，所述第一加法器51将所述频率控制字FTW与第η-1个时钟脉冲Cplri对应的第一相位信号Pllri相加，得到第η个时钟脉冲Cpn对应的第一相位信号Ρ1η。所述相位寄存器52 —方面将第η个时钟脉冲Cpn对应的第一相位信号Pln反馈至所述第一加法器51，使所述第一加法器51在第η+1个时钟脉冲Cpn+1的作用下继续与所述频率控制字FTW相加；另一方面将第η个时钟脉冲Cpn对应的第一相位信号？1?输出图2所示的量化整形单元22。
[0073]所述相位累加器单元在所述时钟信号Clk的作用下，进行线性相位累加，