串行器的制造方法
【专利说明】串行器
[0001]相关申请的交叉引用
[0002]本申请要求于2013年11月6日向韩国知识产权局提交的申请号为10-2013-0134314的韩国专利申请的优先权，其全部内容通过引用合并于此，如同全文阐述。
技术领域
[0003]本公开的实施例总体而言涉及半导体器件，并且更具体地涉及串行器。
【背景技术】
[0004]在诸如半导体器件的电子器件中，电子数据可以串行或并行传输。根据数据的串行传输，多个数据可以通过单个传输线按位顺序传输。此外，根据数据的并行传输，多个数据可以通过多个传输线同时传输。
[0005]数据的串行传输可以减少传输线的数目以在半导体器件的制造成本和设计裕度方面提供一些优势。然而，数据的串行传输因为数据通过单个传输线串行传输而会呈现出较低的数据传输速度。相反，数据的并行传输因为数据通过多个传输线同时传输而可以呈现出较高的数据传输速度。然而，数据的并行传输因为要求多个传输线同时传输多个数据而会在半导体器件的制造成本和设计裕度方面具有一些不利。
[0006]为了使能够同时发送多个数据的发送器通过单个传输线传送多个数据，串行器可以被用于将从传输器并行输出的数据转换成串行数据。另外，为了使能够同时接收多个数据的接收器通过单个传输线接收多个数据，解串器可以用于将从传输器串行输出的数据转换成并行数据。
【发明内容】
[0007]各种实施例涉及串行器。
[0008]根据一些实施例，一种串行器包括:第一驱动控制信号发生器和第二驱动控制信号发生器。第一驱动控制信号发生器响应于第一时钟信号和第二时钟信号而放大第一输入数据信号以产生第一上拉驱动控制信号和第一下拉驱动控制信号。第二驱动控制信号发生器响应于第二时钟信号和第三时钟信号而放大第二输入数据信号以产生第二上拉驱动控制信号和第二下拉驱动控制信号。
[0009]根据另一个实施例,一种串行器包括:初始化单元、放电单元以及电荷供应单元，初始化单元适用于接收第一时钟信号和第二时钟信号以初始化输出锁存器信号的第一节点和输出互补的锁存器信号的第二节点；放电单元适用于响应于第一时钟信号和第二时钟信号而接收输入数据信号以将第一节点或第二节点的电荷放电；电荷供应单元适用于根据第一节点和第二节点的逻辑电平将电荷选择性地供应至第一节点和第二节点中的一个。
[0010]根据另一个实施例，一种串行器包括初始化单元和信号输出单元，初始化单元适用于接收第一时钟信号和第二时钟信号以将输出锁存器信号的第一节点和输出互补的锁存器信号的第二节点初始化；信号输出单元被配置用于输出上拉驱动控制信号和下拉驱动控制信号，上拉驱动控制信号和下拉驱动控制信号中的任意一个根据锁存器信号和互补的锁存器信号的逻辑电平被选择性地驱动，其中，上拉驱动控制信号和下拉驱动控制信号被产生成选择性地驱动输出数据信号。
[0011]根据另一个实施例，一种系统包括:控制器；集成电路，被配置用于从控制器接收信号，所述集成电路包括:第一驱动控制信号发生器和第二驱动控制信号发生器，第一驱动控制信号发生器适用于响应于第一时钟信号和第二时钟信号而放大第一输入数据信号以产生第一上拉驱动控制信号和第一下拉驱动控制信号；第二驱动控制信号发生器适用于响应于第二时钟信号和第三时钟信号而放大第二输入数据信号以产生第二上拉驱动控制信号和第二下拉驱动控制信号。
【附图说明】
[0012]结合附图和所附的【具体实施方式】，本公开的实施例将更加显然，其中:
[0013]图1是说明根据本公开的一些实施例的串行器的框图；
[0014]图2是说明包括在图1中所示的串行器中的第一驱动控制信号发生器的电路图；
[0015]图3是说明图1中所示的串行器的操作的时序图；
[0016]图4是根据参照以上图1至图3描述的各种实施例的电子系统的各种特征部件的框图。
【具体实施方式】
[0017]下文中将参照附图更全面地描述本公开的各种实施例。然而，本文描述的实施例仅出于说明的目的，并非意图限制本发明的范围。
[0018]参见图1，根据一些实施例的串行器可以包括:第一驱动控制信号发生器1、第二驱动控制信号发生器2、第三驱动控制信号发生器3、第四驱动控制信号发生器4、输出驱动信号发生器5和驱动器6。
[0019]第一驱动控制信号发生器I可以响应于第一时钟信号CLKl和第二时钟信号CLK2而放大第一输入数据信号DINl以产生第一上拉驱动控制信号PUl和第一下拉驱动控制信号roi。第一时钟信号CLKl可以领先第二时钟信号CLK2大约90度的相位。第一时钟信号CLKl和第二时钟信号CLK2之间的相位差可以根据实施例被设定成不同。第一驱动控制信号发生器I可以被设计成在第一时钟信号CLKl和第二时钟信号CLK2都具有逻辑“高”电平时放大第一输入数据信号DINl。可替选地，用于放大第一输入数据信号DINl的第一时钟信号CLKl与第二时钟信号CLK2的逻辑电平组合可以根据实施例被设定成不同。
[0020]第二驱动控制信号发生器2可以响应于第二时钟信号CLK2和第三时钟信号CLK3而放大第二输入数据信号DIN2以产生第二上拉驱动控制信号PU2和第二下拉驱动控制信号TO2。第二时钟信号CLK2可以领先第三时钟信号CLK3大约90度的相位。第二时钟信号CLK2和第三时钟信号CLK3之间的相位差可以根据实施例被设定成不同。第二驱动控制信号发生器2可以被设计成在第二时钟信号CLK2和第三时钟信号CLK3都具有逻辑“高”电平时放大第二输入数据信号DIN2。可替选地，用于放大第二输入数据信号DIN2的第二时钟信号CLK2与第三时钟信号CLK3的逻辑电平组合可以根据实施例被设定成不同。
[0021]第三驱动控制信号发生器3可以响应于第三时钟信号CLK3和第四时钟信号CLK4而放大第三输入数据信号DIN3以产生第三上拉驱动控制信号PU3和第三下拉驱动控制信号TO3。第三时钟信号CLK3可以领先第四时钟信号CLK4大约90度的相位。第三时钟信号CLK3和第四时钟信号CLK4之间的相位差可以根据实施例被设定成不同。第三驱动控制信号发生器3可以被设计成在第三时钟信号CLK3和第四时钟信号CLK4都具有逻辑“高”电平时放大第三输入数据信号DIN3。可替选地，用于放大第三输入数据信号DIN3的第三时钟信号CLK3与第四时钟信号CLK4的逻辑电平组合可以根据实施例被设定成不同。
[0022]第四驱动控制信号发生器4可以响应于第四时钟信号CLK4和第五时钟信号CLK5而放大第四输入数据信号DIN4以产生第四上拉驱动控制信号PU4和第四下拉驱动控制信号FO4。第四时钟信号CLK4可以领先第五时钟信号CLK5大约90度的相位。第四时钟信号CLK4和第五时钟信号CLK5之间的相位差可以根据实施例被设定成不同。第四驱动控制信号发生器4可以被设计成在第四时钟信号CLK4和第五时钟信号CLK5都具有逻辑“高”电平时放大第四输入数据信号DIN4。可替选地，用于放大第四输入数据信号DIN4的第四时钟信号CLK4与第五时钟信号CLK5的逻辑电平组合可以根据实施例被设定成不同。
[0023]输出驱动信号发生器5可以被配置成包括第一锁存器单元51和第二锁存器单元52。第一锁存器单兀51可以缓冲第一上拉驱动控制信号PU1、第二上拉驱动控制信号PU2、第三上拉驱动控制信号PU3和第四上拉驱动控制信号PU4中的一个以产生输出上拉驱动信号PU_0UTB。第一锁存器单元51可以锁存输出上拉驱动信号PU_0UTB。第二锁存器单元52可以缓冲第一下拉驱动控制信号ro1、第二下拉驱动控制信号PD2、第三下拉驱动控制信号PD3和第四下拉驱动控制信号ro4中的一个以产生输出下拉驱动信号PD_0UTB。第二锁存器单元52可以锁存输出下拉驱动信号PD_0UTB。具体地，如果具有逻辑“高”电平的第一上拉驱动控制信号PUl在第一时钟信号CLKl和第二时钟信号CLK2都具有逻辑“高”电平时从具有逻辑“高”电平的第一输入数据信号DINl中产生，则输出驱动信号发生器5可以产生并锁存被使能成具有逻辑“低”电平的输出上拉驱动信号PU_0UTB。另外，如果具有逻辑“高”电平的第三下拉驱动控制信号PD3在第三时钟信号CLK3和第四时钟信号CLK4都具有逻辑“高”电平时从具有逻辑“低”电平的第三输入数据信号DIN3中产生，则输出驱动信号发生器5可以产生并锁存被使能成具有逻辑“低”电平的输出下拉驱动信号PD_0UTB。
[0024]驱动器6可以响应于输出上拉驱动信号PU_0UTB和输出下拉驱动信号PD_0UTB而驱动输出数据信号D0UT。具体地，如果被使能为具有逻辑“低”电平的输出上拉驱动信号PU_0UTB被输入至驱动器6，则驱动器6可以将输出数据信号DOUT驱动成具有逻辑“高”电平，并且可以输出被驱动成具有逻