放大第二输入数据信号以产生第二上拉驱动控制信号和第二下拉驱动控制信号。
[0040]技术方案2.根据技术方案I所述的串行器，其中，所述第一时钟信号领先所述第二时钟信号设定的相位。
[0041]技术方案3.根据技术方案I所述的串行器，其中，所述第一时钟信号领先所述第二时钟信号大约90度的相位。
[0042]技术方案4.根据技术方案3所述的串行器，其中，当所述第一时钟信号与第二时钟信号具有预定的逻辑电平组合时，所述第一驱动控制信号发生器放大所述第一输入数据。
[0043]技术方案5.根据技术方案3所述的串行器，其中，所述第二时钟信号领先所述第三时钟信号大约90度的相位。
[0044]技术方案6.根据技术方案5所述的串行器，其中，当所述第二时钟信号与所述第三时钟信号具有预定的逻辑电平组合时，所述第二驱动控制信号发生器放大所述第二输入数据。
[0045]技术方案7.根据技术方案I所述的串行器，还包括输出驱动信号发生器，所述输出驱动信号发生器适用于缓冲所述第一上拉驱动控制信号或所述第二上拉驱动控制信号以产生输出上拉驱动信号，适用于缓冲所述第一下拉驱动控制信号或所述第二下拉驱动控制信号以产生输出下拉驱动信号，以及适用于锁存所述输出上拉驱动信号和所述输出下拉驱动信号。
[0046]技术方案8.根据技术方案7所述的串行器，还包括驱动器，所述动器适用于响应于所述输出上拉驱动信号和所述输出下拉驱动信号而驱动输出数据信号。
[0047]技术方案9.根据技术方案I所述的串行器，其中，所述第一驱动控制信号发生器包括初始化单元，所述初始化单元适用于接收所述第一时钟信号和所述第二时钟信号以将输出锁存器信号的第一节点、和输出互补的锁存器信号的第二节点初始化。
[0048]技术方案10.根据技术方案9所述的串行器，其中，所述第一驱动控制信号发生器还包括放电单元，所述放电单元适用于响应于所述第一时钟信号和所述第二时钟信号而接收所述第一输入数据信号以将所述第一节点或所述第二节点的电荷放电。
[0049]技术方案11.根据技术方案10所述的串行器，其中，当所述第一时钟信号与所述第二时钟信号具有预定的逻辑电平组合时，所述放电单元根据所述第一输入数据信号的逻辑电平选择性地将所述第一节点和所述第二节点中的一个的电荷放电。
[0050]技术方案12.根据技术方案10所述的串行器，其中，所述第一驱动控制信号发生器还包括电荷供应单元，所述电荷供应单元适用于根据所述第一节点和所述第二节点的逻辑电平将电荷选择性地供应至所述第一节点和所述第二节点中的一个。
[0051]技术方案13.根据技术方案12所述的串行器，其中，所述第一驱动控制信号发生器还包括信号输出单元，所述信号输出单元适用于输出所述第一上拉驱动控制信号和所述第一下拉驱动控制信号，所述第一上拉驱动控制信号和所述第一下拉驱动控制信号中的任意一个根据所述锁存器信号和所述互补的锁存器信号的逻辑电平被选择性地驱动。
[0052]技术方案14.根据技术方案I所述的串行器，其中，所述第一驱动控制信号发生器包括:
[0053]初始化单元，其适用于接收所述第一时钟信号和所述第二时钟信号以将输出锁存器信号的第一节点、和输出互补的锁存器信号的第二节点初始化；
[0054]放电单元，其适用于响应于所述第一时钟信号和所述第二时钟信号而接收所述第一输入数据信号以将所述第一节点或所述第二节点的电荷放电；以及
[0055]电荷供应单元，其适用于根据所述第一节点和所述第二节点的逻辑电平将电荷选择性地供应至所述第一节点和所述第二节点中的一个。
[0056]技术方案15.—种串行器,包括:
[0057]初始化单元，其适用于接收第一时钟信号和第二时钟信号以将输出锁存器信号的第一节点、和输出互补的锁存器信号的第二节点初始化；
[0058]放电单兀，其适用于响应于所述第一时钟信号和所述第二时钟信号而接收输入数据信号以将所述第一节点或所述第二节点的电荷放电；以及
[0059]电荷供应单元，其适用于根据所述第一节点和所述第二节点的逻辑电平将电荷选择性地供应至所述第一节点和所述第二节点中的一个。
[0060]技术方案16.根据技术方案15所述的串行器,其中，所述第一时钟信号领先所述第二时钟信号大约90度的相位。
[0061]技术方案17.根据技术方案15所述的串行器，其中，当所述第一时钟信号与所述第二时钟信号具有预定的逻辑电平组合时，所述放电单元根据所述输入数据信号的逻辑电平选择性地将所述第一节点和所述第二节点中的一个的电荷放电。
[0062]技术方案18.根据技术方案15所述的串行器,还包括信号输出单兀,所述信号输出单元被配置用于输出上拉驱动控制信号和下拉驱动控制信号，所述上拉驱动控制信号和所述下拉驱动控制信号中的任意一个根据所述锁存器信号和所述互补的锁存器信号的逻辑电平被选择性地驱动，
[0063]其中，所述上拉驱动控制信号和所述下拉驱动控制信号被产生成选择性地驱动输出数据信号。
[0064]技术方案19.一种串行器,包括:
[0065]初始化单元，被配置用于接收第一时钟信号和第二时钟信号以将输出锁存器信号的第一节点、和输出互补的锁存器信号的第二节点初始化；以及
[0066]信号输出单元，被配置用于输出上拉驱动控制信号和下拉驱动控制信号，所述上拉驱动控制信号和所述下拉驱动控制信号中的任意一个根据所述锁存器信号和所述互补的锁存器信号的逻辑电平被选择性地驱动，
[0067]其中，所述上拉驱动控制信号和所述下拉驱动控制信号被产生成选择性地驱动输出数据信号。
[0068]技术方案20.根据技术方案19所述的串行器，其中，所述第一时钟信号领先所述第二时钟信号设定的相位。
【主权项】
1.一种串行器，包括: 第一驱动控制信号发生器，其适用于响应于第一时钟信号和第二时钟信号而放大第一输入数据信号以产生第一上拉驱动控制信号和第一下拉驱动控制信号；以及 第二驱动控制信号发生器，其适用于响应于第二时钟信号和第三时钟信号而放大第二输入数据信号以产生第二上拉驱动控制信号和第二下拉驱动控制信号。
2.根据权利要求1所述的串行器，其中，所述第一时钟信号领先所述第二时钟信号设定的相位。
3.根据权利要求1所述的串行器，其中，所述第一时钟信号领先所述第二时钟信号大约90度的相位。
4.根据权利要求3所述的串行器，其中，当所述第一时钟信号与第二时钟信号具有预定的逻辑电平组合时，所述第一驱动控制信号发生器放大所述第一输入数据。
5.根据权利要求3所述的串行器，其中，所述第二时钟信号领先所述第三时钟信号大约90度的相位。
6.根据权利要求5所述的串行器，其中，当所述第二时钟信号与所述第三时钟信号具有预定的逻辑电平组合时，所述第二驱动控制信号发生器放大所述第二输入数据。
7.根据权利要求1所述的串行器，还包括输出驱动信号发生器，所述输出驱动信号发生器适用于缓冲所述第一上拉驱动控制信号或所述第二上拉驱动控制信号以产生输出上拉驱动信号，适用于缓冲所述第一下拉驱动控制信号或所述第二下拉驱动控制信号以产生输出下拉驱动信号，以及适用于锁存所述输出上拉驱动信号和所述输出下拉驱动信号。
8.根据权利要求7所述的串行器，还包括驱动器，所述动器适用于响应于所述输出上拉驱动信号和所述输出下拉驱动信号而驱动输出数据信号。
9.根据权利要求1所述的串行器，其中，所述第一驱动控制信号发生器包括初始化单元，所述初始化单元适用于接收所述第一时钟信号和所述第二时钟信号以将输出锁存器信号的第一节点、和输出互补的锁存器信号的第二节点初始化。
10.根据权利要求9所述的串行器，其中，所述第一驱动控制信号发生器还包括放电单元，所述放电单元适用于响应于所述第一时钟信号和所述第二时钟信号而接收所述第一输入数据信号以将所述第一节点或所述第二节点的电荷放电。
【专利摘要】提供了串行器。串行器包括第一驱动控制信号发生器和第二驱动控制信号发生器。第一驱动控制信号发生器响应于第一时钟信号和第二时钟信号而放大第一输入数据信号以产生第一上拉驱动控制信号和第一下拉驱动控制信号。第二驱动控制信号发生器响应于第二时钟信号和第三时钟信号而放大第二输入数据信号以产生第二上拉驱动控制信号和第二下拉驱动控制信号。
【IPC分类】H03M9-00
【公开号】CN104639175
【申请号】CN201410085720
【发明人】李蓥旭, 李相权
【申请人】爱思开海力士有限公司
【公开日】2015年5月20日
【申请日】2014年3月10日
【公告号】US9100029, US20150123826