两步tdc的全时间域误差校正电路的制作方法
【技术领域】
[0001]本发明涉及集成电路设计领域，特别涉及一种两步时间数字转换器的全时间域误差校正方法。
【背景技术】
[0002]图1所示的并行两步量化结构，其中Start信号与Stop信号是被并行输入到粗细量化中的，因此传输路径上的延时不匹配将对粗细量化结果均有影响，以致将整个转换精度限制在了粗量化的精度。虽然可以通过在传输路径上添加Du_y管或者延时单元予以校正，但是工艺偏差和器件失配是不可避免的，以致传输延时失配带来的量化误差依然无法有效地解决。
[0003]在图1中，Start信号与Stop信号在到粗量化前的传输延时差为τ 1-τ 2，在到达细量化前的传输延时差为τ3_τ4。为了消除传输路径上的延时失配对整个转换所造成的影响，应满足如下关系:
[0004]T1-T2=T3-T4 (I)
[0005]但实际中，由于工艺偏差和器件失配的存在，使得上式不可能成立。为此，对各种失配情况所带来的影响进行分析是十分必要的。为了简化分析过程，假设Start信号在粗细量化中的传播是同步的，因而只需对Stop信号在传输路径中的延时失配问题进行讨论。用Stop_c信号来表示到达粗量化的Stop信号，而用Stop_STl信号表示到达细量化的Stop信号。
[0006]Terror= τ 2- τ 4, τ 1= τ 3 (2)
[0007]在图3所示的情形下，当Stop_STl在时钟低电平到达时，在误差Terror处在-T?+T (T为时钟周期)范围内，粗量化Stop信号可能位于Stop_cl，Stop_c2，Stop_c3位置处。Stop_cl表示延时误差在O?+T之间；Stop_c2表示延时误差在-T/2?+T/2之间；Stop_c3表示表示延时误差在-T?O之间。当Stop处于Stop_cl时，Stop_STl在时钟上升沿之前到来，Stop_cl在时钟上升沿之后到来，则致使粗量化中计数器的实际计数结果C_real为C+1，而对于Stop_STl信号而言理想的计数结果C_ideal应为C。此时，粗量化计数器可能多计1，从而造成整个量化结果的误差。
[0008]反之，当Stop_STl在时钟高电平到达时，在误差-T?+T范围内，粗量化Stop信号可能位于Stop_c2，Stop_c3，Stop_c4位置处。Stop_c2表示表示延时误差在O?+T之间；Stop_c3表不延时误差在-T/2?+T/2之间；Stop_c4表不表不延时误差在-T?O之间。当Stop处于Stop_c4时，Stop_STl在时钟上升沿之后到来，Stop_c4在时钟上升沿之前到来，如图4所示。这种情况将致使粗量化中计数器的实际计数结果C_real为C-1，而对于Stop_STl信号而言理想的计数结果C_ideal应为C。此时，粗量化计数器可能少计1，从而造成整个量化结果的误差。
[0009]通过对所有误差情况的分析，可知粗量化计数器的实际计数结果C_real多计I或少计I都将造成整个量化结果的误差。
【发明内容】
[0010]为克服现有技术的不足，解决两步时间数字转换器中粗细量化间传输延时失配所造成的误差而提出的校正方法，相较于过量化的传统校正方法，本发明不仅可以有效地解决传输延时失配误差，扩展了误差校正范围，而且避免了对细量化面积或者转换时间的加倍，本发明采取的技术方案是，两步TDC的全时间域误差校正电路，由一个两输入与门、一个粗量化计数器、一个双边沿D触发器、一个下降沿D触发器、一个三输入或非门和一个三输入与门构成；计数开始Start信号与计数结束Stop信号是并行输入到粗细量化中，粗量化计数器为低电平触发，计数器的最低位输出CO连接至双边沿D触发器的时钟端，同时将两个输入信号Start和Stop通过两输入与门产生的Stop_c信号连接至该双边沿D触发器的数据端；Stop_c信号还决定着粗量化计数器的使能，且用来表示到达粗量化的Stop信号；Stop_c连接至下降沿D触发器的时钟端，Stop_STl信号连接至下降沿D触发器的数据端，Stop_STl信号表示到达细量化的Stop信号；计数器每一次输出时，双边沿D触发器都将采集Stop_c的状态。Stop_c每一次到达时，下降沿D触发器都将采集Stop_STl信号电平；而Stop_STl信号到达细量化模块时的时钟状态则通过提取细量化结果的最高位Fn实现，双边沿D触发器的输出QDFF和下降沿D触发器输出I3DFF与Fn同时连接至一个三输入或非门和一个三输入与门以完成最后的逻辑判断。
[0011]三输入或非门输出端减一校正位C_sub置高，完成对粗量化结果的补偿减I操作；三输入与门的输出加一校正位C_add置高，完成对粗量化结果的补偿加I操作。
[0012]与已有技术相比，本发明的技术特点与效果:
[0013]本发明提出了一种校正电路用以解决两步时间数字转换器中粗细量化间传输延时失配所造成的影响，相较于过量化的传统校正方法，其不仅可以有效地解决传输延时失配误差，扩展误差校正范围，而且避免了对细量化面积或者转换时间的加倍，理论上可以对传输延时失配误差在-T?+T内的两步TDC进行校正。
【附图说明】
[0014]图1并行两步量化结构框图。
[0015]图2校正电路图。
[0016]图3Fn = O时的误差分析时序图。
[0017]图4Fn = I时的误差分析时序图。
【具体实施方式】
[0018]本发明中提出的校正电路如图2所示，由一个两输入与门、一个粗量化计数器、一个双边沿D触发器、一个下降沿D触发器、一个三输入或非门和一个三输入与门构成，其通过分析Stop信号分别到达粗量化模块与细量化模块时的时钟CLK电平状态，以及Stop信号到达粗量化模块时的Stop_STl状态来判断是否应该对粗量化结果进行补偿。为了判断Stop信号到达粗量化模块时的CLK电平状态，需要将粗量化计数器设为低电平触发，将计数器的最低位输出CO连接至双边沿D触发器的时钟端，同时将两个输入信号Start和Stop通过与门产生的Stop_c信号连接