辑“高”电平的输出数据信号D0UT。另外，如果被使能成具有逻辑“低”电平的输出下拉驱动信号PD_0UTB被输入至驱动器6，则驱动器6可以将输出数据信号DOUT驱动成具有逻辑“低”电平，并且可以输出被驱动具有逻辑“低”电平的输出数据信号DOUT。
[0025]根据上述实施例，第一驱动控制信号发生器1、第二驱动控制信号发生器2、第三驱动控制信号发生器3和第四驱动控制信号发生器4可以共享单个驱动器6以减少布局面积和串行器的电流消耗。另外，输出数据信号DOUT可以仅通过驱动器6输出。因而，可以改善输出数据信号DOUT的信号特性。
[0026]参见图2，第一驱动控制信号发生器I可以被配置成包括初始化单元11、放电单元12、电荷供应单元13和信号输出单元14。
[0027]初始化单元11可以包括PMOS晶体管P11、P12、P13、P14和P15。PMOS晶体管P11、P12和P13可以响应于具有逻辑“低”电平的第一时钟信号CLKl而导通以将输出互补的锁存器信号LATB的节点ndndll、和输出锁存器信号LAT的节点ndl2初始化成逻辑“高”电平。PMOS晶体管P14和P15可以响应于具有逻辑“低”电平的第二时钟信号CLK2而导通以将节点ndll和ndl2初始化成逻辑“高”电平。
[0028]放电单元12可以包括NMOS晶体管N11、N12、N13、N14和N15。NMOS晶体管Nll可以耦接在节点ndll和节点ndl3之间，并且可以响应于第一时钟信号CLKl而导通。NMOS晶体管N12可以耦接在节点ndl2和节点ndl4之间，并且可以响应于第一时钟信号CLKl而导通。NMOS晶体管N13可以耦接在节点ndl3和节点ndl5之间，并且可以响应于第一输入数据信号DINl而导通。NMOS晶体管N14可以耦接在节点ndl4和节点ndl5之间，并且可以响应于将第一输入数据信号DINl作为输入信号接收的反相器IVll的输出信号而导通。NMOS晶体管N15可以响应于第二时钟信号CLK2而导通以将节点ndl5的电荷放电。当第一时钟信号CLKl和第二时钟信号CLK2都具有逻辑“高”电平时，放电单元12可以根据第一输入数据信号DINl的逻辑电平将节点ndll或ndl2的电荷放电，以设定节点ndll和ndl2的逻辑电平。如果具有逻辑“高”电平的第一输入数据信号DINl被输入至放电单元12，则节点ndll可以放电的电荷多于节点ndl2的电荷。因而，节点ndll的电平可以设定成逻辑“低”电平，而节点ndl2的电平可以设定成逻辑“高”电平。
[0029]电荷供应单元13可以包括PMOS晶体管P16和PMOS晶体管P17，PM0S晶体管P16与节点ndll连接，并且根据节点ndl2的逻辑电平导通；PM0S晶体管P17与节点ndl2连接，并且根据节点ndll的逻辑电平导通。即，PMOS晶体管P16和P17中的一个可以根据节点ndll和ndl2的逻辑电平被选择性地导通以驱动节点ndll和ndl2。如果具有逻辑“高”电平的第一输入数据信号DINl被输入至放电单元12，则节点ndll可以被设定成具有逻辑“低”电平，而节点ndl2可以被设定成具有逻辑“高”电平。因而，电荷供应单元13的PMOS晶体管P17可以被导通以将电荷供应至节点ndl2。结果，节点ndl2的电压电平可以被放大。相反，如果具有逻辑“低”电平的第一输入数据信号DINl被输入至放电单元12，则节点ndll可以被设定成具有逻辑“高”电平，而节点ndl2可以设定成具有逻辑“低”电平。因而，电荷供应单元13的PMOS晶体管P16可以被导通以将电荷供应至节点ndll。结果，节点ndll的电压电平可以被放大。
[0030]信号输出单元14可以根据锁存器信号LAT和互补的锁存器信号LATB选择性地驱动第一上拉驱动控制信号PUI和第一下拉驱动控制信号roi中的一个。信号输出单元14可以包括传输门Tll和T12、反相器IV12和IV13、PMOS晶体管P18和P19、以及NMOS晶体管N16和N17。PMOS晶体管P18可以响应于通过传输门Tll传输的互补的锁存器信号LATB而将第一上拉驱动控制信号PUl驱动成逻辑“高”电平。反相器IV12可以反相缓冲锁存器信号LAT。NMOS晶体管N16可以响应于反相器IV12的输出信号而将第一上拉驱动控制信号PUl驱动成逻辑“低”电平。PMOS晶体管P19可以响应于通过传输门T12传输的锁存器信号LAT而将第一下拉驱动控制信号PDl驱动成逻辑“高”电平。反相器IV13可以反相缓冲互补的锁存器信号LATB。NMOS晶体管N17可以响应于反相器IV13的输出信号而将第一下拉驱动控制信号PDl驱动成逻辑“低”电平。
[0031]下文中将参照图3描述具有上述配置的串行器的操作。
[0032]在从时间点“tl”到时间点“t5”的时段期间，如果第一输入数据信号DIN1、第二输入数据信号DIN2、第三输入数据信号DIN3和第四输入数据信号DIN4与第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3、第四时钟信号CLK4和第五时钟信号CLK5同步地并行输入，则串行器可以产生包括被串行驱动的输出数据的输出数据信号D0UT。在第一时钟信号CLKl和第二时钟信号CLK2都具有逻辑“高”电平的时间点“t2”和时间点“t3”之间的时段期间，串行器可以放大包括在第一输入数据信号DINl中的第一数据Dl以将放大的第一数据Dl作为输出数据信号DOUT输出。在第二时钟信号CLK2和第三时钟信号CLK3都具有逻辑“高”电平的时间点“ t3 ”和时间点“ t4 ”之间的时段期间，串行器可以放大包括在第二输入数据信号DIN2中的第二数据D2以将放大的第二数据D2作为输出数据信号DOUT输出。在第三时钟信号CLK3和第四时钟信号CLK4都具有逻辑“高”电平的时间点“ t4 ”和时间点“ t5 ”之间的时段期间，串行器可以放大包括在第三输入数据信号DIN3中的第三数据D3以将放大的第三数据D3作为输出数据信号DOUT输出。在第四时钟信号CLK4和第五时钟信号CLK5都具有逻辑“高”电平的时间点“t5”和时间点“t6”之间的时段期间，串行器可以放大包括在第四输入数据信号DIN4中的第四数据D4以将放大的第四数据D4作为输出数据信号DOUT输出。
[0033]如上所述，根据一个实施例的串行器可以与彼此具有不同相位的时钟信号同步地顺序放大并行输入的多个数据，以产生包括串行输出的多个输出数据的输出数据信号。每当彼此具有不同相位的时钟信号中仅有两个时钟信号具有相同的逻辑电平时，串行器可以放大多个输入数据以产生输出数据信号。因而，可以减少串行器的功耗并且可以提高串行器的操作速度。
[0034]参见图4，电子系统1000可以包括控制器1100和存储器件1200。存储器件1200可以被配置为根据本文教导的实施例的半导体集成电路，并且可以类似于或等同于参照图1至图3讨论的实施例中的一个或更多个实施例。可以采用各种方式来形成系统1000，诸如使用传统技术将系统1000的各个部件耦接在一起、或者将部件集成到一个或多个基于芯片的单元中。在一个实施例中，系统1000还可以包括电子装置1300和总线1400，其中总线1400提供系统1000的部件之间的导电性。在一个实施例中，总线1400包括独立配置的地址总线、数据总线和控制总线。在一个可替选的实施例中，总线1400使用用于提供地址、数据或控制中的一个或更多个的公共导线，总线的使用通过控制器1100来控制。在一个实施例中，电子装置1300可以包括用于电子系统1000的预期功能应用的附加存储器。存储器件1200不限于根据本文教导的各种实施例布置的动态随机存取存储器、静态随机存取存储器、同步动态随机存取存储器(SDRAM)、同步图像随机存取存储器(SGRAM)、双倍数据速率动态RAM (DDR)和双倍数据速率SDRAM。根据图1至图3中说明的各种实施例的存储器件1200可以利用测试焊盘在读取操作和写入操作中实现。
[0035]在各种实施例中，外围设备或设备1500与总线1400耦接。外围设备1500可以包括结合控制器1100操作的显示器、成像设备、打印设备、无线设备、无线接口(诸如无线收发器)、附加储存存储器、控制设备。在一个实施例中，控制器1100可以包括一个或更多个处理器。在各种实施例中，系统1100包括但不限于光纤系统或设备、光电系统或设备、光系统或设备、成像系统或设备以及诸如无线系统或设备、电信系统或设备和计算机的信息处理系统或设备。
[0036]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0037]技术方案1.一种串行器，包括:
[0038]第一驱动控制信号发生器，其适用于响应于第一时钟信号和第二时钟信号而放大第一输入数据信号以产生第一上拉驱动控制信号和第一下拉驱动控制信号；以及
[0039]第二驱动控制信号发生器，其适用于响应于第二时钟信号和第三时钟信号而