一种全差分轨至轨运算放大器的制造方法
【技术领域】
[0001]本发明涉及模拟电路设计领域，特别是涉及一种全差分轨至轨运算放大器。
【背景技术】
[0002]随着便携式电子产品的发展，集成电路的电源电压不断降低，对模拟电路设计提出巨大挑战。电源电压的降低直接降低了运算放大器的动态范围，影响其应用，如何提高运算放大器的共模范围成为研宄的热点。
【发明内容】
[0003]本发明所要解决的技术问题在于，提供了一种全差分轨至轨运算放大器，能够使得输入信号电压在达到电源电压的情况下，保证全差分轨至轨运算放大器正常工作。
[0004]为了解决上述技术问题，本发明采用如下技术方案:
[0005]依据本发明的一个方面，提供了一种全差分轨至轨运算放大器，包括:输入级电路、第一级放大电路和第二级放大电路，其中，
[0006]所述输入级电路，用于将输入信号传递至所述第一级放大电路，其中，所述输入信号的共模电压大于等于零，小于等于电源电压值；
[0007]所述第一级放大电路，用于将所述输入级电路传递的输入信号进行放大，得到一级放大输入信号，并将该一级放大输入信号传递到所述第二级放大电路；
[0008]所述第二级放大电路，用于将所述第一级放大电路传递的一级放大输入信号进行放大，得到二级放大输入信号，并将该二级放大输入信号输出。
[0009]可选的，所述输入级电路包括:第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管和第十二晶体管；
[0010]其中，所述第一晶体管、第四晶体管、第五晶体管、第七晶体管、第八晶体管和第十二晶体管均是P沟道场效应晶体管；
[0011]所述第二晶体管、第三晶体管、第六晶体管、第九晶体管、第十晶体管和第十一晶体管均是N沟道场效应晶体管；
[0012]所述第一晶体管的栅极与第一尾电流偏置电压相连，所述第一晶体管的源极与电源相连，所述第一晶体管的漏极与所述第四晶体管的源极、第五晶体管的源极、第七晶体管的漏极和第十二晶体管的源极相连；
[0013]所述第二晶体管的栅极与所述第四晶体管的栅极相连，并且为所述全差分轨至轨运算放大器的正输入端，所述第二晶体管的源极与所述第三晶体管的源极、第六晶体管的漏极、第九晶体管的源极和第十晶体管的漏极相连；
[0014]所述第三晶体管的栅极与所述第五晶体管的栅极相连，并且为所述全差分轨至轨运算放大器的负输入端；
[0015]所述第六晶体管的栅极与第二尾电流偏置电压相连，所述第六晶体管的源极接地；
[0016]所述第七晶体管的栅极与所述第八晶体管的栅极、漏极和第九晶体管的漏极相连；所述第七晶体管的源极与所述电源相连；
[0017]第八晶体管的源极与所述电源相连；
[0018]第九晶体管的栅极与P管开启电压相连；
[0019]所述第十晶体管的栅极与所述第十一晶体管的栅极、漏极和第十二晶体管的漏极相连，所述第十晶体管的源极接地；
[0020]所述第十一晶体管的源极接地；
[0021]所述第十二晶体管的栅极与N管开启电压相连。
[0022]可选的，所述第七晶体管的尺寸为所述第八晶体管尺寸的2至4倍；
[0023]所述第十晶体管的尺寸为所述第十一晶体管尺寸的2至4倍；
[0024]当所述全差分轨至轨运算放大器的正输入端处的输入电压值介于所述P管开启电压和所述N管开启电压之间时，所述第二晶体管、第三晶体管、第四晶体管和第五晶体管导通。
[0025]可选的，当所述全差分轨至轨运算放大器的正输入端处的输入电压值小于或者等于所述P管开启电压时，所述第四晶体管和第五晶体管导通。
[0026]可选的，当所述全差分轨至轨运算放大器的正输入端处的输入电压值大于或者等于所述N管开启电压时，所述第二晶体管和第三晶体管导通。
[0027]可选的，所述第一级放大电路包括:第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管和第二十晶体管；
[0028]其中，所述第十三晶体管、第十四晶体管、第十五晶体管和第十六晶体管均是P沟道场效应晶体管；
[0029]所述第十七晶体管、第十八晶体管、第十九晶体管和第二十晶体管均是N沟道场效应晶体管；
[0030]所述第十三晶体管的栅极与所述第十四晶体管的栅极和第一输入偏置电压相连，所述第十三晶体管的源极与所述电源相连，所述第十三晶体管的漏极与所述第二晶体管的漏极和第十五晶体管的源极相连；
[0031]所述第十四晶体管的源极与所述电源相连，所述第十四晶体管的漏极与所述第三晶体管的漏极和第十六晶体管的源极相连；
[0032]所述第十五晶体管的栅极与所述第十六晶体管的栅极和第二输入偏置电压相连，所述第十五晶体管的漏极与所述第十七晶体管的漏极相连；
[0033]所述第十六晶体管的漏极与所述第十八晶体管的漏极相连；
[0034]所述第十七晶体管的栅极与所述第十八晶体管的栅极和第三输入偏置电压相连，所述第十七晶体管的源极与所述第四晶体管的漏极和第十九晶体管的漏极相连；
[0035]所述第十八晶体管的源极与所述第五晶体管的漏极和第二十晶体管的漏极相连；
[0036]所述第十九晶体管的栅极与所述第二十晶体管的栅极相连，所述第十九晶体管的源极接地；
[0037]所述第二十晶体管的源极接地。
[0038]可选的，所述第二级放大电路包括:第二十一晶体管、第二十二晶体管、第二十三晶体管和第二十四晶体管；
[0039]其中，所述第二十一晶体管和第二十二晶体管均是P沟道场效应晶体管；
[0040]所述第二十三晶体管和第二十四晶体管均是N沟道场效应晶体管；
[0041]所述第二十一晶体管的栅极与所述第十五晶体管的漏极相连，所述第二十一晶体管的源极与所述电源相连，所述第二十一晶体管的漏极与所述第二十三晶体管的漏极相连；
[0042]所述第二十二晶体管的栅极与所述第十六晶体管的漏极相连，所述第二十二晶体管的源极与所述电源相连，所述第二十二晶体管的漏极与所述第二十四晶体管的漏极相连；
[0043]所述第二十三晶体管的栅极与所述第二十四晶体管的栅极相连，所述第二十三晶体管的源极接地；
[0044]所述第二十四晶体管的源极接地。
[0045]可选的，所述全差分轨至轨运算放大器还包括:第一补偿电容、第二补偿电容、第三补偿电容、第四补偿电容、第一补偿电阻、第二补偿电阻、第三补偿电阻和第四补偿电阻；
[0046]其中，所述第一补偿电容的尺寸与第三补偿电容的尺寸相等，所述第二补偿电容的尺寸与第四补偿电容的尺寸相等，所述第一补偿电阻的尺寸与第三补偿电阻的尺寸相等，所述第二补偿电阻的尺寸与第四补偿电阻的尺寸相等；
[0047]第一补偿电容的第一端与所述第十五晶体管的漏极相连，第一补偿电容的第二端与所述第一补偿电阻的第一端相连，所述第一补偿电阻的第二端与所述第二十一晶体管的漏极相连；
[0048]第二补偿电容的第一端与所述第十五晶体管的漏极相连，第二补偿电容的第二端与所述第二补偿电阻的第一端相连，所述第二补偿电阻的第二端与所述第二十二晶体管的漏极相连；
[0049]第三补偿电容的第一端与所述第十六晶体管的漏极相连，第三补偿电容的第二端与所述第三补偿电阻的第一端相连，所述第三补偿电阻的第二端与所述第二十二晶体管的漏极相连；
[0050]第四补偿电容的第一端与所述第十六晶体管的漏极相连，第四补偿电容的第二端与所述第四补偿电阻的第一端相连，所述第四补偿电阻的第二端与所述第二十一晶体管的漏极相连。
[0051]可选的，所述全差分轨至轨运算放大器还包括:第一级共模反馈电路；
[0052]所述第一级共模反馈电路包括:第二十五晶体管、第二十六晶体管、第二十七晶体管、第二十八晶体管、第二十九晶体管、第三十晶体管、第三十一晶体管、第三十二晶体管、第三十三晶体管、第一电阻和第二电阻；
[0053]其中，第二十五晶体管、第二十六晶体管、第二十九晶体管、第三十晶体管和第三十一晶体管均是P沟道场效应晶体管；
[0054]第