二十七晶体管、第二十八晶体管、第三十二晶体管和第三十三晶体管均是N沟道场效应晶体管；
[0055]所述第一电阻的尺寸与第二电阻的尺寸相等；
[0056]所述第二十五晶体管的栅极与所述第二十一晶体管的栅极相连，所述第二十五晶体管的源极与所述电源相连，所述第二十五晶体管的漏极与所述第一电阻的第一端和所述第二十七晶体管的漏极相连；
[0057]所述第二十六晶体管的栅极与所述第二十二晶体管的栅极相连，所述第二十六晶体管的源极与所述电源相连，所述第二十六晶体管的漏极与所述第二电阻的第一端和所述第二十八晶体管的漏极相连；
[0058]所述第二十七晶体管的栅极与所述第二十八晶体管的栅极和第四输入偏置电压相连，所述第二十七晶体管的源极接地；
[0059]所述第二十八晶体管的源极接地；
[0060]所述第二十九晶体管的栅极与第三尾电流偏置电压相连，所述第二十九晶体管的源极与所述电源相连，所述第二十九晶体管的漏极与所述第三十晶体管的源极和第三十一晶体管的源极相连；
[0061]所述第三十晶体管的栅极与所述第一电阻的第二端和所述第二电阻的第二端相连，所述第三十晶体管的漏极与所述第三十二晶体管的漏极、栅极和第三十三晶体管的栅极相连；
[0062]所述第三十一晶体管的栅极与第一参考电压相连，所述第三十一晶体管的漏极与所述第二十晶体管的栅极和第三十三晶体管的漏极相连；
[0063]所述第三十二晶体管的源极接地；
[0064]所述第三十三晶体管的源极接地。
[0065]可选的，所述全差分轨至轨运算放大器还包括:第二级共模反馈电路；
[0066]所述第二级共模反馈电路包括:第三十四晶体管、第三十五晶体管、第三十六晶体管、第三十七晶体管、第三十八晶体管、第三十九晶体管、第四十晶体管、第四十一晶体管、第四十二晶体管、第三电阻和第四电阻；
[0067]其中，所述第三十四晶体管、第三十五晶体管、第三十六晶体管、第三十七晶体管、第三十八晶体管、第三十九晶体管和第四十晶体管均是P沟道场效应晶体管；
[0068]第四十一晶体管和第四十二晶体管均是N沟道场效应晶体管；
[0069]所述第三电阻的尺寸与第四电阻的尺寸相等；
[0070]所述第三十四晶体管的栅极与所述第三十五晶体管的栅极和第五输入偏置电压相连，所述第三十四晶体管的源极与所述电源相连，所述第三十四晶体管的漏极与所述第三电阻的第一端和所述第三十六晶体管的漏极相连；
[0071]所述第三十五晶体管的源极与所述电源相连，所述第三十五晶体管的漏极与所述第四电阻的第一端和所述第三十七晶体管的漏极相连；
[0072]所述第三十六晶体管的栅极接地，所述第三十六晶体管的衬底与所述第二十一晶体管的漏极相连，所述第三十六晶体管的源极接地；
[0073]所述第三十七晶体管的栅极接地，所述第三十七晶体管的衬底与所述第二十二晶体管的漏极相连，所述第三十七晶体管的源极接地；
[0074]所述第三十八晶体管的栅极与所述第四尾电流偏置电压相连，所述第三十八晶体管的源极与所述电源相连，所述第三十八晶体管的漏极与所述第三十九晶体管的源极和第四十晶体管的源极相连；
[0075]所述第三十九晶体管的栅极与所述第三电阻的第二端和第四电阻的第二端相连，所述第三十九晶体管的漏极与所述第四十一晶体管的栅极、漏极和第四十二晶体管的栅极相连；
[0076]所述第四十晶体管的栅极与第二参考电压相连，所述第四十晶体管的漏极与所述第二十四晶体管的栅极、第四十二晶体管的漏极相连；
[0077]所述第四十一晶体管的源极接地；
[0078]所述第四十二晶体管的源极接地。
[0079]本发明实施例的有益效果至少包括:本发明实施例提供的全差分轨至轨运算放大器通过第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管和第十二晶体管来构成输入级电路，实现输入共模范围轨至轨均能正常工作，不受输入共模电平的限制，第二级共模反馈电路输入端利用衬底驱动方式，极大扩展了第二级共模反馈电路的输入共模范围同时也延展了全差分轨至轨运算放大器的输出摆幅。本发明实施例与传统的折叠共源共栅放大器相比较，拥有轨至轨的输入共模电平和极宽的输出摆幅，同时也具有很高的直流开环增益。
【附图说明】
[0080]图1表示本发明实施例全差分轨至轨运算放大器的电路结构图之一；
[0081]图2表示本发明实施例全差分轨至轨运算放大器的电路结构图之二 ；
[0082]图3表示本发明实施例全差分轨至轨运算放大器的电路结构图之三；
[0083]图4表示本发明实施例全差分轨至轨运算放大器的电路结构图之四。
【具体实施方式】
[0084]为使本发明的目的、技术方案和优点更加清楚，下面将结合附图及具体实施例对本发明进行详细描述。
[0085]如图1所示，为本发明实施例提供的全差分轨至轨运算放大器的电路结构图，该全差分轨至轨运算放大器包括:输入级电路11、第一级放大电路12和第二级放大电路13，其中，输入级电路11包括:第一晶体管Ml、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第^^一晶体管MlI和第十二晶体管M12，其中，第一晶体管Ml、第四晶体管M4、第五晶体管M5、第七晶体管M7、第八晶体管M8和第十二晶体管M12均是P沟道场效应晶体管，第二晶体管M2、第三晶体管M3、第六晶体管M6、第九晶体管M9、第十晶体管MlO和第十一晶体管Mll均是N沟道场效应晶体管。
[0086]第一晶体管Ml的栅极与第一尾电流偏置电压(VSSl)相连，第一晶体管Ml的源极与电源VDD相连，第一晶体管Ml的漏极与第四晶体管M4的源极、第五晶体管M5的源极、第七晶体管M7的漏极和第十二晶体管M12的源极相连；第二晶体管M2的栅极与第四晶体管M4的栅极相连，并且为全差分轨至轨运算放大器的正输入端，第二晶体管M2的源极与第三晶体管M3的源极、第六晶体管M6的漏极、第九晶体管M9的源极和第十晶体管MlO的漏极相连；第三晶体管M3的栅极与第五晶体管M5的栅极相连，并且为全差分轨至轨运算放大器的负输入端；第六晶体管M6的栅极与第二尾电流偏置电压相连，第六晶体管M6的源极接地；第七晶体管M7的栅极与第八晶体管M8的栅极、漏极和第九晶体管M9的漏极相连；第七晶体管M7的源极与电源VDD相连；第八晶体管的源极与电源VDD相连；第九晶体管M9的栅极与P管开启电压VPO相连；第十晶体管MlO的栅极与第十一晶体管Mll的栅极、漏极和第十二晶体管的漏极相连，第十晶体管MlO的源极接地；第^^一晶体管Mll的源极接地；第十二晶体管M12的栅极与N管开启电压VNO相连。
[0087]输入信号从第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5的栅极输入，当该输入信号的共模电压电压值介于提供P管开启电压VPO的第一电压源的电压值和提供N管开启电压VNO的第二电压源的电压值时，第二晶体管M2、第三晶体管M3、第四晶体管M4、和第五晶体管M5导通，第九晶体管M9和第十晶体管MlO截止，为双管导通模式；当该输入信号的共模电压电压值小于或者等于提供P管开启电压VPO的第一电压源的电压值时，第四晶体管M4、第五晶体管M5和第九晶体管M9导通，第二晶体管M2、第三晶体管M3和第十二晶体管M12截止，为单管导通模式；当该输入信号的共模电压电压值大于或者等于提供N管开启电压VNO的第二电压源的电压值时，第二晶体管M2、第三晶体管M3和第十二晶体管M12导通，第四晶体管M4、第五晶体管M5和第九晶体管M9截止，，为单管导通模式，因为第七晶体管M7的尺寸为第八晶体管M8尺寸的2-4倍，第十晶体管MlO的尺寸为第十一晶体管Mll尺寸的2-4倍，较佳的，第七晶体管M7的尺寸为第八晶体管M8尺寸的3倍，第十晶体管MlO的尺寸为第十一晶体管Mll尺寸的3倍，所以单管导通模式下，流过第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5中导通晶体管的电流为双管导通模式下流过第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5中导通晶体管的电流的四倍，因为单管导通模式下，共模输入信号只流经第