输出节点从第一电源节点处电路断开包括:使第一P型晶体管截止，该第一P型晶体管具有连接至第一电源节点的源极；使第二 P型晶体管截止，该第二 P型晶体管具有连接至第一 P型晶体管的漏极的源极；以及按照与一个或多个第三P型晶体管的源-栅电压或漏-栅电压相应的一个或多个绝对值等于或小于Vdd的方式来偏置该一个或多个第三P型晶体管，该一个或多个第三P型晶体管串联连接在第二 P型晶体管的漏极和输出节点之间。在输入信号被设置在Vdd之后，输出节点电连接至第二电源节点，其中，第二电源节点被配置为承载第二电压，并且第二电压的电压电平是零参考电平。在输入信号被设置在零参考电平之后，输出节点从第二电源节点处电路断开。输出节点从第二电源节点处电路断开包括:使第一 N型晶体管截止，该第一 N型晶体管具有连接至第二电源节点的源极；使第二 N型晶体管截止，该第二 N型晶体管具有连接至第一 N型晶体管的漏极的源极；以及按照与一个或多个第三N型晶体管的栅-源电压或栅-漏电压相应的一个或多个绝对值等于或小于Vdd的方式来偏置一个或多个第三N型晶体管，该一个或多个第三N型晶体管串联连接在第二 N型晶体管的漏极和输出节点之间。
[0114]以上概述了多个实施例的特征，使得本领域技术人员可以更好地理解本发明的多个方面。本领域技术人员将想到，它们可以使用本发明作为用于设计或修改用于实现与在此介绍的实施例相同的目的和/或实现与其相同的优点的其他处理和结构的基础。本领域技术人员还将认识到，这样的等效结构不脱离本发明的精神和范围，并且他们可以在不脱离本发明的精神和范围的情况下，在此作出多种改变、替换和更改。
【主权项】
1.一种电路,包括: 第一电源节点，被配置为承载第一电压，所述第一电压的电压电平是零参考电平以上的K.VDD, Vdd是预定的正值，并且K是等于或大于3的正整数； 第二电源节点，被配置为承载第二电压，所述第二电压的电压电平是所述零参考电平； 输出节点； K个P型晶体管，串联连接在所述第一电源节点和所述输出节点之间，所述K个P型晶体管中的每个P型晶体管都被表示为所述K个P型晶体管中的第i个晶体管，i是介于I至K之间的顺序索引，较小的顺序索引i用于表示更接近所述第一电源节点的晶体管，并且所述第i个晶体管的栅极被配置为: 当i = I时，接收第一信号，在输入信号被设置在所述零参考电平之后，所述第一信号被设置为(K-1).Vdd,而在所述输入信号被设置在Vdd之后，所述第一信号被设置为K.Vdd ;当i = 2时，接收被设置为(K-1).Vdd的第二信号；和 当i古I或者2时，接收第一组偏置信号，按照所述第i个晶体管的源-栅电压的绝对值或者漏-栅电压的绝对值等于或小于Vdd的方式而被设置在一个或多个电压电平；以及K个N型晶体管，串联连接在所述第二电源节点和所述输出节点之间，所述K个N型晶体管中的每个N型晶体管都被表示为K个N型晶体管中的第j个晶体管，j是介于I至K之间的顺序索引，较小的顺序索引j用于表示更接近所述第二电源节点的晶体管，并且所述第j个晶体管的栅极被配置为: 当j = I时，接收第三信号，在所述输入信号被设置在所述零参考电平之后，所述第三信号被设置为所述零参考电平，而在所述输入信号被设置在Vdd之后，所述第三信号被设置为 Vdd ； 当j = 2时，接收被设置为Vdd的第四信号；和 当j古I或2时，接收第二组偏置信号，按照所述第j个晶体管的栅-源电压的绝对值或者栅-漏电压的绝对值等于或小于Vdd的方式而被设置在一个或多个电压电平。
2.根据权利要求1所述的电路，其中，所述K个P型晶体管和所述K个N型晶体管是被配置为当栅-源电压的绝对值或者栅-漏电压的绝对值大于1.4.Vdd时电过载的晶体管。
3.根据权利要求1所述的电路，还包括: 第一电阻器件，介于所述K个P型晶体管中的第K个P型晶体管和所述输出节点之间；以及 第二电阻器件，介于所述K个N型晶体管中的第K个N型晶体管和所述输出节点之间。
4.根据权利要求1所述的电路，还包括: 电平移位器，被配置为通过将所述输入信号上移(K-1).Vdd来生成中间信号；以及 延迟单元，被配置为通过延迟所述中间信号来生成所述第一信号。
5.根据权利要求1所述的电路，还包括: 延迟单元，被配置为通过延迟所述输入信号来生成所述第四信号。
6.根据权利要求1所述的电路，还包括: 第一停止电路，连接至所述K个P型晶体管中的第二个P型晶体管的源极，所述第一停止电路被配置为在所述输入信号被设置在Vdd之后，将所述K个P型晶体管中的第二个P型晶体管的源极设置在(K-1).Vdd ;以及 第二停止电路，连接至所述K个N型晶体管中的第二个N型晶体管的源极，所述第二停止电路被配置为在所述输入信号被设置在所述零参考电平之后，将所述K个N型晶体管中的第二个N型晶体管的源极设置在VDD。
7.根据权利要求1所述的电路，还包括:第一控制信号生成单元，所述第一控制信号生成单元被配置为生成: 当i Φ I或2时，生成所述第一组偏置信号，在所述输入信号被设置在所述零参考电平之后，所述第一组偏置信号被设置在(K-1) ^Vdd,而在所述输入信号被设置在Vdd之后，所述第一组偏置信号被设置在(K-1+1).Vdd ;以及 当j Φ I或2时，生成所述第二组偏置信号，在所述输入信号被设置在所述零参考电平之后，所述第二组偏置信号被设置在(j_l) ^Vdd,而在所述输入信号被设置在Vdd之后，所述第二组偏置信号被设置在VDD。
8.根据权利要求7所述的电路，其中，所述第一控制信号生成单元包括:驱动器电路，被配置为生成可用作所述第一组偏置信号中的一个偏置信号或者所述第二组偏置信号中的一个偏置信号的偏置信号，在所述输入信号被设置在所述零参考电平之后，所述偏置信号被设置在X.Vdd,而在所述输入信号被设置在Vdd之后，所述偏置信号被设置在Y.VDD, X和Y是正整数，(X-Y) = L，并且L彡2，所述驱动器电路包括: 第三电源节点，被配置为承载第三电压，所述第三电压的电压电平是X.Vdd ； 第四电源节点，被配置为承载第四电压，所述第四电压的电压电平是Y.Vdd ； 驱动器输出节点； L个P型晶体管，串联连接在所述第三电源节点和所述驱动器输出节点之间，所述L个P型晶体管中的每个P型晶体管都被表示为所述L个P型晶体管中的第s个晶体管，s是介于I至L之间的顺序索引，并且较小的顺序索引S用于表示更接近所述第三电源节点的晶体管，所述第s个晶体管的栅极被配置为接收: 当s = I时，接收第五信号，在输入信号被设置在零参考电平之后，所述第五信号被设置在(X-1).Vdd,而在所述输入信号被设置在Vdd之后，所述第五信号被设置在X.Vdd ; 当s = 2时，接收被设置在(X-1).Vdd的第六信号；和 当s Φ I或2时，接收第三组偏置信号，按照所述第s个晶体管的源-栅电压的绝对值或漏-栅电压的绝对值等于或小于Vdd的方式而被设置在一个或多个电压电平；以及 L个N型晶体管，串联连接在所述第四电源节点和所述驱动器输出节点之间，所述L个N型晶体管中的每个N型晶体管都被表示为所述L个N型晶体管中的第t个晶体管，t是介于I至L范围之间的顺序索引，并且较小的顺序索引t用于表示更接近所述第四电源节点的晶体管，所述第t个晶体管的栅极被配置为接收: 当t = I时，接收第七信号，在所述输入信号被设置在所述零参考电平之后，所述第七信号被设置在Y.Vdd,而在所述输入信号被设置在Vdd之后，所述第七信号被设置在(Y+D.Vdd ； 当t = 2时，接收被设置在(Y+1).Vdd的第八信号；和 当t Φ I或2时，接收第四组偏置信号，按照第t个晶体管的栅-源电压的绝对值或栅-漏电压的绝对值等于或小于Vdd的方式而被设置在一个或多个电压电平。
9.一种电路,包括: 第一电源节点，被配置为承载第一电压，所述第一电压的电压电平是零参考电平以上的K.VDD, Vdd是预定的正值，并且K是等于或大于3的正整数； 第二电源节点，被配置为承载第二电压，所述第二电压的电压电平是所述零参考电平； 输出节点； 第一 P型晶体管，具有漏极、连接至所述第一电源节点的源极、以及被配置为接收电压电平介于(K-1).Vdd至K.Vdd范围之间的信号的栅极； 第二 P型晶体管，具有漏极、连接至所述第一 P型晶体管的漏极的源极、以及偏置在(K-1).Vdd 的栅极； 第三P型晶体管，具有漏极、栅极、以及连接至所述第二 P型晶体管的漏极的源极，所述第一、第二和第三P型晶体管被配置为在输入信号被设置在所述零参考电平之后，通过所述第三P型晶体管的漏极将所述输出节点处的电压电平拉向K.Vdd ; 第一 N型晶体管，具有漏极、连接至所述第二电源节点的源极、以及被配置为接收电压电平介于所述零参考电平至Vdd范围之间的信号的栅极； 第二 N型晶体管，具有漏极、连接至所述第一 N型晶体管的漏极的源极、以及偏置在Vdd的栅极； 第三N型晶体管，具有漏极、栅极、以及连接至所述第二 N型晶体管的漏极的源极，所述第一、第二和第三N型晶体管被配置为在所述输入信号被设置在Vdd之后，通过所述第三N型晶体管的漏极将所述输出节点处的电压电平拉向所述零参考电平；以及控制信号生成单元，被配置为: 按照所述第三P型晶体管的源-栅电压的绝对值或漏-栅电压的绝对值等于或小于Vdd的方式来设置所述第三P型晶体管的栅极处的电压电平；和 按照所述第三N型晶体管的栅-源电压的绝对值或栅-漏电压的绝对值等于或小于Vdd的方式来设置所述第三N型晶体管的栅极处的电压电平。
10.一种方法，包括: 在输入信号被设置在零参考电平之后，将输出节点电连接至第一电源节点，所述第一电源节点被配置为承载第一电压，所述第一电压的电压电平是所述零参考电平以上的K.VDD, Vdd是预定的正值，并且K是等于或大于3的正整数； 在所述输入信号被设置在Vdd之后，使所述输出节点从所述第一电源节点处电断开，包括: 使第一 P型晶体管截止，所述第一 P型晶体管具有连接至所述第一电源节点的源极；使第二 P型晶体管截止，所述第二 P型晶体管具有连接至所述第一 P型晶体管的漏极的源极；和 按照与一个或多个第三P型晶体管的源-栅电压和漏-栅电压相应的一个或多个绝对值等于或小于Vdd的方式，偏置所述一个或多个第三P型晶体管，所述一个或多个第三P型晶体管串联连接在所述第二 P型晶体管的漏极和所述输出节点之间； 在所述输入信号被设置在Vdd之后，将所述输出节点电连接至第二电源节点，所述第二电源节点被配置为承载第二电压，所述第二电压的电压电平是所述零参考电平；以及 在所述输入信号被设置在所述零参考电平之后，所述输出节点从所述第二电源节点处电断开，包括: 使第一 N型晶体管截止，所述第一 N型晶体管具有连接至所述第二电源节点的源极；使第二 N型晶体管截止，所述第二 N型晶体管具有连接至所述第一 N型晶体管的漏极的源极；和 按照与一个或多个第三N型晶体管的栅-源电压和栅-漏电压相应的一个或多个绝对值等于或小于Vdd的方式，偏置所述一个或多个第三N型晶体管，所述一个或多个第三N型晶体管串联连接在所述第二 N型晶体管的漏极和所述输出节点之间。
【专利摘要】本发明提供了一种电路，包括：第一电源节点，被配置为承载电压K·VDD；第二电源节点，被配置为承载零参考电平；输出节点；K个P型晶体管，串联连接在第一电源节点和输出节点之间；以及K个N型晶体管，串联连接在第二电源节点和输出节点之间。K个P型晶体管的栅极被配置为接收按照一个或多个源-栅电压的绝对值或者漏-栅电压的绝对值等于或小于VDD的方式而被设置在一个或多个电压电平的偏置信号。K个N型晶体管的栅极被配置为接收按照一个或多个栅-源电压或栅-漏电压的绝对值等于或小于VDD的方式而被设置在一个或多个电压电平的偏置信号。本发明提供了一种输入/输出电路。
【IPC分类】H03K19-0185
【公开号】CN104868905
【申请号】CN201410206711
【发明人】陈建宏, 黄琮靖, 林志昌, 黃明杰, 薛福隆
【申请人】台湾积体电路制造股份有限公司
【公开日】2015年8月26日
【申请日】2014年5月15日
【公告号】US20150244360