高度并行的wpan中qc-ldpc编码器的制造方法
【技术领域】
[0001] 本发明涉及无线个人通信领域，特别涉及一种WPAN系统中QC-LDPC码编码器的高 度并行实现方法。
【背景技术】
[0002] 由于在传输信道中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避 免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。
[0003] 低密度奇偶校验（Low-DensityParity-Check,LDPC)码以其逼近Shannon限的优 异性能成为信道编码领域的研宄热点。准循环LDPC(Quasic-LDPC，QC-LDPC)码是一种特殊 的LDPC码，其编码可采用移位寄存器加累加器（Shift-Register-Adder-Accumulator，SR AA)加以实现。
[0004]SRAA法是利用生成矩阵G进行编码。QC-LDPC码的生成矩阵G是由aXt个bXb阶循环矩阵Gud彡i彡a，1彡j彡t)构成的阵列，t=a+c。与信息向量对应的一部分 生成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。假设b不是素 数，可被分解为b=ux。au路高度并行SRAA法完成一次编码需要x+t个时钟周期，需要 (auc+t)b个寄存器、aucb个二输入与门和aucb个二输入异或门。
[0005]WPAN是无线个人区域网的英文简称，英文全称是WirelessPersonalArea Network。WPAN标准采用了四种不同码率的QC-LDPC码。对于这四种QC-LDPC码，均有t= 32和b= 21，b=uXx的一种分解方法是u= 3，x= 7。图1给出了不同码率n下的参 数a和c〇
[0006] WPAN系统中QC-LDPC超高速编码的现有解决方案是采用au路高度并行SRAA法， 以u= 3为例，实现四种码率QC-LDPC码的高度并行编码器共需53088个寄存器、50400个 二输入与门和50400个二输入异或门。当采用FPGA实现时，需要较多的逻辑资源，势必会 造成设备成本尚，功耗大。
【发明内容】
[0007] 针对WPAN系统多码率QC-LDPC码超高速编码的现有实现方案中存在的资源需求 量大缺点，本发明提供了一种基于查找表的高度并行编码方法，充分利用FPGA逻辑资源中 的查找表功能，能在保持编码速度不变的前提下，有效减少资源需求。
[0008] 如图2所示，WPAN系统中多码率QC-LDPC码的高度并行编码器主要由4部分组成： 寄存器、查找表、be位二输入异或门和b位二输入异或门。整个编码过程分4步完成：第1 步，输入信息向量s，保存至寄存器&~Ra，清零寄存器Ra+1~Rt;第2步，寄存器RR3串 行左移u= 3位，查找表La分别输入向量h广ha和输出向量v广va，bc位二输入异 或门对向量Vi~va求和，得到向量va+1，b位二输入异或门将向量va+1的第1段 b比特与寄存器Ra+1串行循环左移u= 3位的结果相加，和存回寄存器Ra+1，其中，1 < 1 <c; 第3步，重复第2步x次；第4步，并行输出码字（s，p)。
[0009] 本发明提供的QC-LDPC高度并行编码器兼容多码率，能在保持编码速度不变的前 提下有效减少资源需求，从而达到降低硬件成本和功耗的目的。
[0010] 关于本发明的优点与精神可通过接下来的发明详述及附图得到进一步的了解。
【附图说明】
[0011] 图1给出了不同码率n下的参数a和t;
[0012] 图2是WPAN系统中兼容四种码率QC-LDPC码的高度并行编码器整体结构；
[0013] 图3比较了传统的au路高度并行SRAA法与本发明的资源消耗。
【具体实施方式】
[0014] 下面结合附图和具体实施例对本发明作进一步说明，但不作为对本发明的限定。
[0015] QC-LDPC码是一类特殊的LDPC码，它的生成矩阵G和校验矩阵H都是由循环矩阵 构成的阵列，具有分段循环特点，故被称为准循环LDPC码。从行的角度看，循环矩阵的每一 行都是上一行（首行是末行）循环右移一位的结果；从列的角度看，循环矩阵的每一列都是 前一列（首列是末列）循环下移一位的结果。循环矩阵的行向量构成的集合与列向量构成 的集合完全相同，因此，循环矩阵完全可由它的首行或首列来表征。QC-LDPC码的生成矩阵 G是由aXt个bXb阶循环矩阵匕」（1彡i彡a，1彡j彡t)构成的阵列：
[0016] (!)
[0017] G(或H)的连续b行和b列分别被称为块行和块列。假设循环矩阵的阶数b不是素 数，可被分解为b=ux，其中，u和x皆为非1的正整数。那么，生成矩阵G第m(1彡m彡a) 块行、后c块列中所有循环矩阵的前u行构成了一个uXbc阶矩阵，称之为子块行矩阵，记 作^可视为由be个u维列向量构成的，所有的L构成了一个auXbc阶子块矩阵U。
[0018] 对于WPAN系统，生成矩阵G对应码字（s，p)，G的前a块列对应的是信息向量s，后 c块列对应的是校验向量p。以b比特为一段，信息向量s被等分为a段，即s=(Sps2，… ，sa);校验向量p被等分为c段，即p= (Pi,p2，…，p。)。对于第i(1彡i彡a)段信息向量 士，有士=(\1，\2，~，^)。硏^标准采用了四种不同码率的〇(：-〇^(：码，均有七=32 和b= 21，b=uXx的一种分解方法是u= 3,x= 7。图1给出了不同码率n下的参数 a和c〇
[0019] 由式（1)和循环矩阵的特点，图2给出了适用于WPAN系统中四种码率QC-LDPC码 的高度并行编码器，它主要由寄存器、查找表、be位二输入异或门和b位二输入异或门四种 功能模块组成。
[0020] 寄存器Ri~Ra用于缓存信息向量s= (Sl，s2，…，sa)，寄存器Ra+1~Rt用于计算 和存储校验向量P=(PuP2,…，P。)。
[0021 ] 查找表Li~La均有u位输入和be位输出，分别完成不同的u位信息比特与子块行 矩阵仏~Ua的乘积。并行输入的u位信息比特sm，m+1，sm，m+2，…，sm，m+u(l彡m彡a, 0彡n〈x) 构成向量匕二{sm，m+1,sm，m+2，…，sm，m+u}。查找表1^的输入是!^，每一路输出是匕与子块行 矩阵仏对应列的乘积，总输出构成了向量v。如果将查找表的基本查找单元视为一个二输 入与门，那么共需acb个二输入与门。
[0022] be位二输入异或门BfBw将向量Vl~v』P在一起，得到向量va+1。实际上，va+1 中的每个元素是向量{1^1^，…，ha}与子块矩阵U对应列的乘积，va+1是向量，…，ha} 与子块矩阵U的乘积。
[0023] b位二输入异或门心（1彡1彡c)将向量va+1的连续b比特累加到寄存器Ra+1中。
[0024] 所有的be位二输入异或门和b位二输入异或门的二输入异或门总数是acb个。
[0025] 本发明提供了一种基于查找表的QC-LDPC高度并行编码方法，结合WPAN系统中多 码率QC-LDPC码的高度并行编码器（如图2所示），其编码步骤描述如下：
[0026] 第1步，输入信息向量s，保存至寄存器Ri~R