[0048]图2为本发明实施例提供的一种逐次逼近型模数转换电路图；
[0049]图3为本发明实施例提供的一种电子设备结构示意图。
【具体实施方式】
[0050]为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
[0051]如图1为所示为本发明实施例提供的一种逐次逼近型模数转换电路结构示意图；该包括:数模转化器，比较器，逐次逼近型寄存器和逻辑控制电路；
[0052]所述数模转化器用于将采集到的数字信号转化为模拟信号，并将所述模拟信号发送到所述比较器输入端；
[0053]所述比较器用于将所述接收到的模拟信号进行比较，输出一个二进制值给所述逐次逼近型寄存器；
[0054]所述逐次逼近型寄存器用于存储所述比较器输出的二进制值，并生成所述逐次逼近型模数转换电路内部控制信号，并将所述控制信号发送到所述逻辑控制电路；
[0055]所述逻辑控制电路用于调整所述控制信号的驱动能力，并将所述调整后的控制信号发送给所述数模转化器，以便实现对应控制功能。
[0056]需要说明的是，所述数模转化器采用分段电容结构。
[0057]还需要说明的是，所述比较器采用输出失调存储技术。
[0058]基于以上实施例，如图2所示，设本发明实施例提供的一种10位的逐次逼近型模数转换电路图；该电路包括:数模转化器，比较器，逐次逼近型寄存器和逻辑控制电路；其中，所述数模转化器包括:第一电容Cl，第二电容C2，第三电容Cmsbp，第四电容QSBp，第五电容QSBn，第六电容CMSBn，第七电容Cal，第八电容Ca2，第一开关S1，第二开关S。，第三开关S，第四开关Sip?5p，第五开关S6p?1()p，第六开关S(jp，第七开关Sln?5n，第八开关S6n?1()η，第九开关
^On;
[0059]所述第一电容Cl 一端接所述第六开关Sw—端，所述第一电容Cl另一端接所述比较器负向输入端、所述第三电容Cmsbp、所述第七电容Cal、第二开关S。与第三开关S的连接端;
[0060]所述第六开关Sidp另一端接电压V ΙΝΡ端侧，所述第六开关S m第三端接电压V ?端侧；
[0061]所述第三电容Cmsbp另一端接所述第五开关S 6Ρ?1(:Ρ—端；所述第五开关S 6Ρ?1(]Ρ另一端接电压V?fp，所述第五开关S6P? 1(]Ρ第三端接电压V eM端侧；
[0062]所述第四电容Qsbp—端接所述第四开关S 1P?5P—端；所述第四电容C 另一端接所述第七电容Cal—端；
[0063]所述第四开关S1P?5P另一端接电压V refp，所述第四开关S1P?5P第三端接电压V ?端侧；
[0064]所述第二开关S。另一端接所述第四开关S 1??^与所述第四电容C 连接端；
[0065]所述第三开关S另一端接所述比较器正相输入端，所述第二电容C2，所述第六电容CMSBn，所述第八电容Ca2，所述第一开关S1连接端；
[0066]所述第二电容C2另一端接所述第九开关3。?一端；所述第九开关S另一端接电压VINN，所述第九开关Ste第三端接电压V εΜ端侧；
[0067]所述第六电容CMSBn另一端接所述第八开关S 6n?1(:n—端；所述第八开关S 6n?1(]n另一端电压V?fn，所述第八开关S6n?1(]n第三端接电压V eM端侧；
[0068]所述第八电容Ca2另一端接所述第五电容C ^一端；所述第五电容C ^另一端接所述第七开关Sln?5?与所述第一开关S i连接端；
[0069]所述第七开关Sln^5n另一端电压V refn,所述第七开关Sln?5n第三端接电压V ?端侧。
[0070]需要说明的是，采用单位耦合电容连接高低段电容阵列。
[0071]基于以上电路，对本发明工作原理进行详细说明；
[0072]如图2所示，本发明提出的一种逐次逼近型模数转换电路为全差分输入电荷重分配逐次逼近型模数转换电路结构。其结构优点除功耗低之外，省去了现有电荷重分配结构中单独的采样/保持电路，使得电路设计大幅简化。通过数模转化器中电容充放电形式实现转换过程，因为电容相比电阻有更好的匹配度和温度稳定性，有利于实现较高的转换精度。以10位的逐次逼近型模数转换电路为例，对其工作过程进行详细说明，具体步骤如下:
[0073](I)初始化
[0074]所述初始化过程包括:电容放电过程、比较器消失调过程以及采样/保持过程。
[0075]系统启动后，首先闭合开关S。可以实现电容阵列的上下短接，电容充分放电；放电结束后，各个开关的状态不变，比较器两端的电压都为电压Vcm，作为比较器消失调的共模电平；接下来，进入采样保持阶段，采样时，开关SJpS1闭合，电容阵列的高位电容和C1、C2参与采样，即CMSBp、Cl和CMSBn、C2的下极板分别接Vinp和V ιηη，低位电容不进行采样，即Qsbp和QSBn的下极板分别连接C _和C ■的上极板。采样结束后，进入保持阶段，开关S首先断开，同时开关S。和S i也断开，上下电容阵列所有电容的下极板都接共模电平VM。
[0076]2)、采样/保持过程完成后，ADC的工作进入第二个过程，即转换过程。
[0077]逐次逼近在这一个过程中进行，并消耗10个时钟周期。期间，逐次逼近的控制数字码保存在逐次逼近型寄存器中，并且逻辑控制电路根据这些数字码来控制数模转化器中电容阵列中电荷的再分配。一次时钟周期确定一位数字码，由逐次逼近型寄存器的存储单元串行输出。
[0078]3)、最后一个过程，即待机过程。
[0079]当ADC完成一次数据转换后，进入待机状态，节省功耗。
[0080]假设系统时钟为2MHz，采样速率为100Ks/s。一次采样周期为10 μ，对应20个时钟周期，全部转换过程消耗15个周期；其中，电容放电过程需要I个周期，采样保持过程需要2个周期，转换过程需要10个周期，待机过程需要I个周期，剩余5个时钟周期。数据转换完以后，可以设计将逐次逼近型寄存器控制发出一个控制信号给逻辑控制电路，由逻辑控制电路控制ADC进入待机状态，同时关闭比较器，节省功耗。
[0081]需要说明的是，采用单位耦合电容连接高低段电容阵列，即所述单位耦合电容包括:第七电容Cal，第八电容Ca2;所述高段电容阵列包括:第一电容Cl，第二电容C2，第三电容Cmsbp，第六电容CMSBn;所述低段电容阵列包括:第四电容CuBp，第五电容QSBn;即所述低段电容阵列的第四电容Qsbp通过所述第七电容C al与所述高段电容阵列的第一电容Cl、第三电容Cmsbp连接；所述低段电容阵列的第五电容qSBn通过所述第八电容Ca2与所述高段电容阵列的第二电容C2，第六电容CMSBn连接。
[0082]如图3所示，为本发明实施例提供的一种电子设备结构示意图；该电子设备包括:逐次逼近型模数转换电路；该电路包括:数模转化器，比较器，逐次逼近型寄存器和逻辑控制电路；
[0083]所述数模转化器用于将采集到的数字信号转化为模拟信号，并将所述模拟信号发送到所述比较器输入端；
[0084]所述比较器用于将所述接收到的模拟信号进行比较，输出一个二进制值给所述逐次逼近型寄存器；
[0085]所述逐次逼近型寄存器用于存储所述比较器输出的二进制值，并生成所述逐次逼近型模数转换电路内部控制信号，并将所述控制信号发送到所述逻辑控制电路；
[0086]所述逻辑控制电路用于调整所述控制信号的驱动能力，并将所述调整后的控制信号发送给所述数模转化器，以便实现对应控制功能。
[0087]需要说明的是，所述数模转化器采用分段电容结构。
[0088]还需要说明的是，所述数模转化器包括:第一电容Cl，第二电容C2，第三电容CMSBp，第四电容QSBp，第五电容QSBn，第六电容CMSBn，第七电容Cal，第八电容Ca2，第一开关S1，第二开关S。，第三开关S，第四开关S1P?5P，第五开关S6P?1(]P，第六开关Sidp，第七开关Sln^5n，第八开关S6n?10n,第九开关SQn;
[0089]所述第一电容Cl 一端接所述第六开关Sw—端，所述第一电容Cl另一端接所述比较器负向输入端、所述第三电容Cmsbp、所述第七电容Cal、第二开关S。与第三开关S的连接端;
[0090]所述第六开关Sidp另一端接电压V INP端侧，所述第六开关S m第三端接电压V ?端侧；
[0091]所述第三电容Cmsbp另一端接所述第五开关S 6P?1(:P—端；所述第五开关S 6P?1(]P另一端接电压V?fp，所述第五开关S6P? 1(]P第三端接电压V eM端侧；
[0092]所述第四电容Qsbp—端接所述第四开关S 1P?5P—端；所述第四电容C 另一端接所述第七电容Cal—端；
[0093]所述第四开关S1P?5P另一端接电压V refp，所述第四开关S1P?5P第三端接电压V ?端侧；
[0094]所述第二开关S。另一端