输出值对应X p U2输出值对应X 5。
[0025] 对于这个结构，延迟单元和异或门的数量可以计算为：
[0026]
[0027] #x〇R= Iog2N,
[0028] #MEM表示延迟单元的数量，# MR表示异或门的数量，每个异或门和延迟单元的硬件 效率是50%，如果我们不考虑N/2时钟缓冲区，按照时钟周期，处理延迟为：
[0029]
[0030] 如图11所示，本发明还提供了一种反馈流水线极化编码器，包括Iog2N组延时编 码模块依次连接，其中所述N为极化码编码器的位数，延时编码模块中包括一个选择器， N/2nf延时单元和一个异或-通过门，选择器的输出端依次通过Ν/2 n个延时单元与所述异 或-通过门的一个输入端连接，异或-通过门的一个输出端与所述下一个延时编码模块中 的选择器的一个输入端练级，异或-通过门的另一个输出端与本延时编码模块中的选择器 的一个输入端连接，本延时编码模块中的选择器的一个另输入端与所述异或-通过门的另 一个输入端。这样的结构更好的利用内部延迟单元，反馈流水线极化编码器在低吞吐量的 代价下成功改善了效率。
[0031] 如图12~图22,以8位反馈流水线极化码编码器位例，当反馈流水线极化编码器 工作时，输入序列通过两条路径进入编码器，编码器通过延时单元和选择器的组合给将数 据指引到异或-通过门中发生反应，反应得到的一半的中途结果反馈到之前的延时单元中 进行下一阶段的反应。
[0032] 以第一位输入数据U1的流程为例，首先在第一条输入路径中，第一模块中的选择 器取值为〇,所以U 1进入到4个延时的延时器中，到达第一个异或通过门的输入端，此时，下 方的路径由于没有延时，已经走到了第五位输入数据1] 5，1]1和U5进入异或通过门发生反应。 此时，第二延时编码模块中的选择器取值为〇,所以U 1的值通过上方的路径到达图13中延 时器的位置，接着继续往前走，到达图14中延时器的位置，此时，数据1] 3通过第一延时编 码模块中的异或通过门的输出到达第二延时编码模块中的异或门的输入端口，与U1发生反 应。此时，第三模延时编码模块中的选择器取值为0,所以仏通过第三模延时编码模块中的 交叉选择器上方的路径，到达图15中延迟器的位置，此时，数据1] 2通过第二模延时编码模 块中的异或通过门的输出到达第二个异或门的输入端口，与仏发生反应，所以Ur^U 2输出， 由于极化编码的位翻转特性，所以U1输出值对应X p U2输出值对应X 5。
[0033] 选择器的控制信号是：在对应（N/2)个延时的模块时，选择器的信号由（N/2)个0 和（N/2)个1交替运行；在对应（N/4)个延时的模块时，选择器的信号由（N/4)个0和（N/4) 个1交替运行，依次类推，在对应1个延时的模块时，选择器的信号由1个0和1个1交替 运行。
[0034] 反馈极化编码器的延迟单元的数量减少到：
[0035]
[0036] 异或门的数量与处理级数相同：
[0037] #X0R= Iog2N.；
[0038] 每个异或门的硬件效率仍为50%，但是每个延迟单元的硬件效率提高到了 100%。现在的处理延迟为：
[0039]
[0040] 本发明提供的极化编码器的流水线结构都可以通过折叠技术来构造。以8位极化 编码器为例，数据流图如图23所示，为了更清晰的识别，在数据流图中每个进行异或门计 算的时间点被一个标签进行标识。
[0041] 上述前馈流水线结构可以用如下的3个折叠级得出：
[0042] A = (A1, A2, A3, A4, 0, 0, 0},
[0043] B = {0, 0, B1, B2, B3, B4, 0},
[0044] C = {0, 0, 0, C1, C2, C3, C4I 〇
[0045] 图23中，U s表不输入到编码器中的每一位的值，X广X s表不编码器每一 位的输出值，A是一个折叠级合，它里面元素的顺序表示第一个延时编码模块中的异或门 在某一个时刻执行着什么操作，不同的时刻对应不同的操作，也有可能为空。例如，A = M1, A2, A3, A4, 0, 0, 0}表示在第一个延时编码模块中不同时间点进行的不同的运算，这是按 照时序排列的集合，在第一时间点，UJP U 5执行A i运算，即，U JP U 5进行异或-通过运算， 在第二时间点，112和U 6执行A 2运算，即U 2和U 6进行异或-通过运算，依次类推。0表不在 这个时间点没有运算，即进行空运算。依次类推，B和C均是一个折叠级合，折叠级合B表 示的第二个延时编码模块中时序操作图。折叠级合C表示的第三个延时编码模块中时序操 作图。
[0046] 上述反馈流水线结构可以考虑如下的3个折叠级得出：
[0047] A = {0, 0, 0, 0, A1, A2, A3, A4, 0, 0, 0, 0, 0, 0, 0},
[0048] B = {0, 0, 0, 0, 0, 0, B1, B2, 0, 0, B3, B4, 0, 0, 0},
[0049] C = {0, 0, 0, 0, 0, 0, 0, C1, 0, C2, 0, C3, 0, C4, 0}.
[0050] 表1表明，本发明提出的两种设计对比传统的版本展示出了明显的硬件面积减 少。前馈和反馈设计的减少率分别为98. 5%和99. 9%。两种设计的处理频率也分别高于 传统版本16. 0%和9. 86%。因此，提出的前馈流水线极化编码器和反馈流水线极化编码器 在复杂度和速度上展现了它们的优势，对于实际应用的巨大潜力。
[0051] 表 1
[0052]
【主权项】
1. 一种流水线极化编码器，其特征在于：包括log 2N组延时编码模块依次连接，其中， 所述延时编码模块均包括相互连接的一个异或-通过门和多个延时单元，其中所述N为极 化码编码器的位数。2. 根据权利要求1所述的流水线极化编码器，其特征在于：在所述第1组延时编码模 块包括一个异或-通过门和N/2个延时单元，所述N/2个延时单元依次与所述异或-通过 门的一个输入端连接，所述异或-通过门的输出端与所述第二组延时编码模块连接，所述 在第二组~第Iog 2N组的延时编码模块中还包括一个交叉选择器和2组由k个延时单元依 次链接组成延时单元组；所述交叉选择器的一个输入端直接与上一个延时编码模块的一个 输出端连接，所述交叉选择器的另一个输入端通过一组延时单元组与上一个延时编码模块 的另一个输出端连接，所述交叉选择器的一个输出端通过一组延时单元组与下一个延时编 码模块的一个输入端连接，所述交叉选择器的另一个输出端直接与下一个延时编码模块的 另一个输入端连接；其中，k = N/2n，其中，n为延时编码模块的编号。3. 根据权利要求1所述的流水线极化编码器，其特征在于：所述交叉选择器包括两个 输入端相互连接的选择器。4. 根据权利要求1所述的流水线极化编码器，其特征在于：所述延时编码模块中包括 一个选择器，N/2nf延时单元和一个异或-通过门，所述选择器的输出端依次通过N/2 "个 延时单元与所述异或-通过门的一个输入端连接，所述异或-通过门的一个输出端与所述 下一个延时编码模块中的选择器的一个输入端连接，所述异或-通过门的另一个输出端与 本延时编码模块中的选择器的一个输入端连接，所述本延时编码模块中的选择器的一个另 输入端与所述异或-通过门的另一个输入端。5. 根据权利要求2或4所述的流水线极化码编码器，其特征在于：所述延时单元为D触 发器。
【专利摘要】本发明提出了一种流水线极化编码器，包括log2N组延时编码模块依次连接，其中，所述延时编码模块均包括相互连接的一个异或-通过门和多个延时单元，其中所述N为极化码编码器的位数。本发明根据折叠技术的原理采用由延时单元、异或-通过门等器件组的延时编码模块的依次连接，实现了极化码的编码工作。有效的降低了硬件的复杂度，提高了编码的速度和处理的频率，对于实际应用的具有巨大潜力。
【IPC分类】H04L1/00, H03M13/37
【公开号】CN105049064
【申请号】CN201510318729
【发明人】张川, 周华羿, 杨俊梅, 尤肖虎
【申请人】东南大学
【公开日】2015年11月11日
【申请日】2015年6月11日