最小和算法的最小绝对值、次小绝对值、异或符号、最小绝对值索引W及先验信息的自符号 信息，在此级流水线的操作过程中的自符号的寻址需要依赖于HR0M3提供的索引值和偏移 量；第四级是将恢复出来的RRAM的值与读出的IRAM的值累加求和，并在每列最后的一次累 加过程中将得到的后验信息更新值写入到QRAM中，主控制结束列更新扫描译码过程。
[0106] 根据图12所示，提前迭代处理分为H级流水线数据处理通路。第一级为QRAM的 依次读取，读取操作按照并行组的方式操作；第二级为QRAM的循环移位操作；第H级将循 环移位后的QRAM的值进行截位操作，再异或取值，进行硬判决的操作，根据硬判决的结果， 主控判断是否达到提前迭代要求。由于提前迭代的处理流水线操作与行更新扫描的前两级 操作一样，因而在设计的过程中可W将提前迭代的操作与行更新扫描合并，减少单次迭代 需要的译码时间。
[0107] 数据恢复阵列并行度为z，在本次迭代的行更新扫描的过程中，需要对来自上一 次迭代得到的RRAM归一化最小和信息进行数据恢复操作，此次恢复的结果用于与读出的 QRAM的值做减法处理；在本次迭代的列更新扫描过程中，需要对本次迭代过程中行扫描更 新得到的RRAM归一化最小和信息进行数据恢复，此次恢复的结果用于后续阶段的数据累 加和操作。在CCU数据处理单元中，设计一个维数可配置的数据恢复阵列，该数据恢复阵列 由并行度Z和最大维数Zmax定义。数据恢复阵列包含有Zmax个数据恢复单元，每个数据 恢复单元能实现与之相对应行的数据恢复，当并行度为Z的时候，只需要用到数据恢复阵 列的Z列即可。通过对并行度Z的设置，该维数可配置的数据恢复阵列能够支持多码率，变 码长的LDPC译码器。
[0108] 在CCU数据处理单元中，本发明设计了一个维数可配置循环移位寄存器，能够支 持多码率，变码长的LDPC译码器。循环移位器由桶型移位器构成。设循环移位寄存器由循 环移位值f，由并行度Z和最大维数Zmax定义。当循环移位器的最大维数为360时，其工作 的原理示意图如图13所示。此LDPC译码器通过时分复用的方式，能够灵活的控制循环移 位器，保证循环移位器在行更新扫描和列更新扫描的过程中由同一个循环移位器模块来完 成。
[0109] 一次迭代的行或列扫描完成后将更新的先验信息和后验信息存储在相应的RAM中，用于下一次迭代。如此循环多次迭代，直到译码结束进入输出状态，由译码输出模块调 序输出译码数据，在送里译码输出调序模块与前面的译码输入调序模块相对应，即做输入 调序的反变换，需要注意的是只需要输出变量节点解码得到的信息位，校验位不用输出。译 码输出完成后进入下一次译码前的状态，等待下一次译码。
[0110] 在译码迭代过程处理校验节点更新时，采用的是运算复杂度低，译码性能损失较 小的归一化最小和算法。该算法进行最小和求值得到最小值、次小值、最小值索引及异或符 号信息，可W用压缩存储的方案来解决，能够很大程度上节省存储容量，有效减少硬件资源 的使用。
[0111] 在译码迭代的过程中，对应于不同标准、不同码率，采用上述流水线设计的思想都 能够很好地实现LDPC译码。码率的差异，主要体现在HR0MUHR0M2和HR0M3里面存储的偏 移地址W及行列块号不同，我们只需要通过访问ROM的不同偏移地址的内容即可实现多码 率的融合。送些ROM内部存入的信息可W在LDPC性能仿真的C平台上设置打印参数，然后 自动生成匹配即可。
[0112] 在上述的实施方案中，采用本发明提供的硬件电路、专用改进的RS_TPMP算法，有 效降低了平均迭代的次数，提高了系统的工作效率；灵活的借助参数化的设计思想，能够很 好地融合不同标准、不同码率的IRA_LDPC码，增强了系统的兼容性；采用Pipeline的设计 思路，提高了系统的吞吐率，减少译码器的平均译码时间。
[0113]W上通过【具体实施方式】和实施例对本发明进行了详细的说明，但送些并非构成对 本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改 进，送些也应视为本发明的保护范围。
【主权项】
1. 一种并行向下兼容的多模ira_ldpc译码器，其特征是，包括： 后验信息存储单元（QRAM)连接后验信息存储和数据处理单元间的数据切换模块 (QIF)，后验信息存储单元（QRAM)共有2XZ个单口随机存取存储器，深度Ι^ΑΜ跟码长Lldp。 的关系式为Lldp。=ZXL_M，后验信息存储单元（QRAM)位宽由定点量化后验信息得到，Z表 示并行度； 初始化输入信息单口存储单元（IRAM)连接初始化输入信息存储和数据处理单元间的 数据切换模块（IIF)，用于列扫描变量节点的更新，其存储空间位宽和深度都与后验信息存 储单元（QRAM) -致，个数为后验信息存储单元（QRAM)的一半； 后验信息存储和数据处理单元间的数据切换模块（QIF)连接数据处理单元（CCU)，根 据主控模块（CTL)传入的后验信息存储单元（QRAM)的读写控制信号，实现数据的切换； 初始化输入信息存储和数据处理单元间的数据切换模块（IIF)连接数据处理单元 (CCU)，根据主控模块（CTL)传入的初始化输入信息单口存储单元（IRAM)的读写控制信号， 进行数据切换； 数据处理单元（CCU)连接先验信息和数据处理单元之间的数据切换模块（RIF)，用于 变量节点和校验节点的更新计算； 先验信息和数据处理单元之间的数据切换模块（RIF)连接先验信息压缩存储单 元（RMINRAM)和压缩后的先验信息符号位存储单元（RSIGNSELFRAM)，根据主控模块 (CTL)传入的先验信息压缩存储单元（RMINRAM)和压缩后的先验信息符号位存储单元 (RSIGNSELFRAM)的读写控制信号，进行数据切换；先验信息压缩存储单元（RMINRAM)用 于存储先验信息的最小值、次小值、符号异或值和最小值位置索引压缩值，先验信息压缩存 储单元的个数有Z个，深度LRRAM与不同码率校验矩阵的行数&的关系式为& =ZXLRRAM，其 位宽由归一化最小值算法得到的最小值、次小值、符号异或位和索引值的累加和得到； 压缩后的先验信息符号位存储单元（RSIGNSELFRAM)，压缩后的先验信息符号位存储 单元（RSIGNSELFRAM)位存储器位宽为并行度Z，深度为非零子块的个数SUB_MAX_CNT，采 用双口随机存取存储器； 读写以及功能模块动作控制的主控单元模块（CTL)，分别控制初始化输入信息单口存 储单元（IRAM)、数据处理单元（CCU)和先验信息压缩存储单元（RMINRAM)的整体读写时 序，即分为初始化控制，译码迭代控制以及译码输出控制，其连接第一~第三只读存储器； 第一只读存储器（HR0M1)，用于存储行扫描校验节点更新时的每一个非零子矩阵的行 块号、列块号以及偏移量，其存储深度是非零子块的个数SUB_MAX_CNT，存储器的宽度为行 扫描时的行块号、列块号和偏移量位宽累加和； 第二只读存储器（HR0M2)，用于存储列扫描变量节点更新时的每一个非零子矩阵的列 块号、行块号以及偏移量，其存储深度是非零之块的个数SUB_MAX_CNT，存储器的宽度为列 扫描时的列块号、行块号和偏移量位宽累加和； 第三只读存储器（HR0M3)，用于存储所有码率对应每个子块外信息数据压缩后自身符 号位列寻址的地址以及此非零子块对应每行块的偏移地址，其存储深度是非零子块的个数 SUB_MAX_CNT，存储器的宽度为列扫描时的子块在行扫描的行偏移地址及列寻址地址。2. -种利用权利要求1所述译码器进行IRA_LDPC译码的方法，其特征是，包括： 步骤1)初始化，根据并行度Z调序存储输入信息，用于后续变量节点的更新，即对输入 信息进行QC行列变换和矩阵拆分； 步骤2)行扫描，校验节点Rm的更新； 行扫描遍历所有校验矩阵的每行的所有的非零元，得到每行行重个数的变量节点对应 的后验信息与校验节点对应的先验信息差值，用于归一化最小值算法的处理，最终完成校 验节点的更新； 在行扫描的同时，根据取出的上次迭代的后验信息，对其截取最高位即符号位，通过异 或逻辑能够实时完成硬判决，实现提前迭代判断； 步骤3)列扫描，变量节点Qnni的更新。 列扫描遍历所有校验矩阵的每列的所有的非零元，得到每列列重个数的先验信息的累 加和值，与输入信息相加，最终完成后验信息的更新； 步骤4)迭代次数加1，重复步骤2)和3)，直至达到最大迭代次数。 步骤5)译码结果进行调序译码输出，即在译码结束时对正确的译码结果进行与步骤 1)对应反变换。3.如权利要求2所述的多模IRA_LDPC译码方法，其特征是：步骤1)初始化将输入信 息存储为对应于相应并行度下的准循环矩阵。
【专利摘要】本发明公开了一种并行向下兼容的多模IRA_LDPC译码器，包括：后验信息存储单元、初始化输入信息单口存储单元、后验信息存储和数据处理单元间的数据切换模块、初始化输入信息存储和数据处理单元间的数据切换模块、数据处理单元、先验信息和数据处理单元之间的数据切换模块、先验信息压缩存储单元、压缩后的先验信息符号位存储单元、读写以及功能模块动作控制的主控单元模块以及三个读存储器；本发明的多模IRA_LDPC译码器能兼容不同的并行度提高数据吞吐率，节约单次迭代译码需要的时间。本发明还公开了一种所述多模IRA_LDPC译码器的译码方法。
【IPC分类】H03M13/11
【公开号】CN105337618
【申请号】CN201410384058
【发明人】龚莹莹, 邹宇, 杨凡, 陈小元
【申请人】上海明波通信技术股份有限公司
【公开日】2016年2月17日
【申请日】2014年8月6日