间。
[0033] 此外，反相器111、119、120只要能满足期望的逻辑，其有无或连接关系就不局限 于该电路。
[0034] 图3是示出利用本实施方式的延迟电路的半导体装置的一个例子的电路图。图3 所示的半导体装置具备：电源501 ;利用电源501驱动的微机502 ;W及延迟电路503。
[0035] 接着，对利用本实施方式的延迟电路的半导体装置的动作进行说明。
[0036] 微机502如果构成为内部电路不能在提升电源501后立即开始动作，则仅输入电 源电压时不能开始正常动作，有可能失控。延迟电路503的输出端子例如与微机502的复 位端子连接。延迟电路503如图2所示那样动作。目P，当输入端子VIN的电压变为高电平 时，在既定延迟时间后输出端子VOUT的电压从低电平变为高电平。微机502在复位端子的 电压成为高电平时，解除复位。若将既定延迟时间设定为能够使微机502稳定开始动作的 时间，则微机502能够开始正常动作。
[0037] 如W上说明的那样，图3所示的半导体装置采用提升电源501后，接受在延迟电路 503产生的延迟信号而微机502开始动作的结构，因此可W稳定地开始动作，从而能够防止 误动作。
[0038] 此外，在图3中，虽然举例说明了利用微机的半导体装置，但是，只要为电源提升 后直至动作开始需要延迟时间的电路，就不局限于微机。
[0039] 图6是不出利用本实施方式的延迟电路的振荡电路的一个例子的电路图。图6所 示的振荡电路具备：延迟电路701 ;比较器702 ;逻辑电路703 ;W及输出端子0SC0UT。 W40] 振荡电路所使用的延迟电路701从图1的延迟电路中删除了反相器111、119、120 和NMOS晶体管112、114。而且，端子具备：输入端子IN;输出端子VOl、V02 ;电源端子101 ;W及接地端子100。NMOS晶体管121虽然连接关系不同，但功能相同，因此标注相同标号。 阳OW 延迟电路701中，节点133与输出端子VOl连接，节点132与输出端子V02连接， 输入端子IN与NMOS晶体管118、121的栅极连接。延迟电路701的输出端子V0UV02与比 较器702的输入端子连接。比较器的输出端子与逻辑电路703的输入端子连接。逻辑电路 703的输出振荡信号的输出端子与振荡电路的输出端子连接，输出控制信号的输出端子与 延迟电路701的输入端子IN连接。
[0042] 在此，比较器702对连接输出端子VOl的第一输入端子设置偏置（offset),当比 连接输出端子V02的第二输入端子的电压仅高出偏置电压VOF的量时使输出信号反相。另 夕F，逻辑电路703W在比较器702的输出信号反相时控制信号能得到期望的脉宽的方式构 成，从而构成为对比较器702的输出信号进行分频W在输出端子OSCOUT输出期望频率的振 荡信号。
[0043] 图7是示出图6的振荡电路的动作的时间图。 W44] 当启动振荡电路时，高电平输入延迟电路701的输入端子IN,延迟电路701被初 始化。节点132、133的电压成为低电平，因此输出端子V0UV02的电压成为低电平。比较 器702对第一输入端子设置偏置，例如输出端子输出低电平。若比较器702的输出信号和 逻辑电路703的控制信号为相同逻辑，则延迟电路701向输入端子IN输入低电平，开始对 电容117的充电。 W45] 若设电阻115的两端的电压为VGS1，则直至电压VGSl为止节点132、133的电压W相同的电压上升。而且，若节点132的电压达到电压VGS1，则节点133的电压急剧上升。 若节点132和节点133的电压之差成为偏置电压VOFW上，则比较器702输出端子的输出 信号反相。此时，逻辑电路703在比较器702的输出信号成为低电平时确保期望的脉宽之 后使控制信号成为低电平。振荡电路重复W上的动作，从而逻辑电路703对比较器702的 输出信号进行分频而振荡信号输出期望频率。
[0046] 如W上说明的那样，本实施方式的振荡电路具备能够得到高精度的延迟时间的延 迟电路，因此能够提供结构简单并且精度良好的振荡电路。
[0047] 此外，本实施方式的振荡电路如图6那样构成，但是，只要为如上述那样检测延迟 电路701的输出电压并进行控制的电路，就不局限于比较器702和逻辑电路703的结构。W48] 标号说明 100接地端子 101电源端子 103输出端子 119、120反相器 501电源 502微机 503延迟电路 702比较器 703逻辑电路。
【主权项】
1. 一种延迟电路，其特征在于，具备： 第一NMOS晶体管，其源极与接地端子连接，栅极被输入输入信号； 电容，连接在所述第一NMOS晶体管的漏极与接地端子之间； 恒流电路，将电流流动至所述电容； 第一反相器，其输入与所述恒流电路的输出端子连接； 第二反相器，其输入与所述第一反相器的输出端子连接； 第一耗尽型NMOS晶体管，其栅极和背栅极与接地端子连接，源极与所述第一NMOS晶体 管的漏极连接； 第二NMOS晶体管，其源极与接地端子连接，漏极与所述恒流电路的输出端子连接，栅 极被输入所述输入信号； 第三NMOS晶体管，其栅极与所述第一反相器的输出端子连接，源极及背栅极与所述第 一耗尽型NMOS晶体管的漏极连接，漏极与所述恒流电路的输出端子连接；以及 第四NMOS晶体管，其源极与接地端子连接，栅极与所述第二反相器的输出端子连接， 漏极与所述第一NMOS晶体管的漏极连接， 所述恒流电路具备第二耗尽型NMOS晶体管和连接在所述第二耗尽型NMOS晶体管的栅 极及背栅极与源极之间的电阻。2. -种半导体装置，其特征在于，具备： 权利要求1所述的延迟电路；以及 通过所述延迟电路输出的信号来控制的电路。3. -种延迟电路，具备输入端子、第一输出端子和第二输出端子，其特征在于， 所述延迟电路具备： 恒流电路，其输入端子与电源端子连接，输出端子与所述第一输出端子连接； 第一耗尽型NMOS晶体管，其栅极和背栅极与接地端子连接，漏极与所述恒流电路的输 出端子连接； 电容，在所述第一耗尽型NMOS晶体管的源极及所述第二输出端子与接地端子之间连 接； 第一NMOS晶体管，其栅极与所述输入端子连接，漏极与所述恒流电路的输出端子连 接；以及 第二NMOS晶体管，其栅极与所述输入端子连接，漏极与所述第一NMOS晶体管的源极连 接，源极与接地端子连接， 所述恒流电路具备： 第二耗尽型NMOS晶体管；以及 电阻，在所述第二耗尽型NMOS晶体管的栅极及背栅极与源极之间连接。4. 一种振荡电路，具备： 权利要求3所述的延迟电路；以及 逻辑电路，接受从所述延迟电路的第一输出端子和第二输出端子输出的输出信号，向 所述延迟电路的输入端子输出控制所述延迟电路的信号。5. -种半导体装置，其特征在于，具备权利要求4所述的振荡电路。
【专利摘要】提供功耗低且输出晶体管使用NMOS晶体管的电压调节器。延迟电路在由耗尽型NMOS晶体管和在其栅极及背栅极与源极之间设置的电阻构成的恒流电路与电容之间，具备栅极和背栅极与接地端子连接的耗尽型NMOS晶体管而构成。
【IPC分类】H03K5/04, H03K3/03
【公开号】CN105340179
【申请号】CN201480037084
【发明人】二瓶洋太朗, 横山朋之
【申请人】精工电子有限公司
【公开日】2016年2月17日
【申请日】2014年6月20日
【公告号】EP3048727A1, US9369117, US20160112038, WO2014208470A1