适用于纳米尺寸下工艺不敏感的高增益两级运算放大器的制造方法
【技术领域】
[0001]本发明涉及大规模集成电路，低压低功耗电路技术领域，包括纳米工艺，运算放大器，高增益等技术应用。具体讲涉及适用于纳米尺寸下工艺不敏感的高增益两级运算放大器。
技术背景
[0002]随着现代CMOS工艺尺寸的减小，低功耗混合信号电路的发展遇到尺寸的瓶颈，特别是模拟模块的设计。这不利于芯片集成性能的提高，更不利于低功耗趋势的发展。由于两级米勒补偿运放已经广泛应用于模拟电路模块中，但是在纳米数字CMOS电路中，随着工艺尺寸的减小，晶体管的运算速度提高，高摆幅和增益提高本证增益却受到极大的限制。一般来说采用工艺不敏感设计时候，电阻采用偏置在线性区的晶体管实现，但是这在低压设计中会受到限制(供电电压VDD < 3XVov+2XVth)。据文献(MohammadTaherzadeh-Sani, Journal of Solid-State Circuits，2011，46 (3):660-668)报道的pseudo cascode-compensat1n技术:该技术采用体偏置技术既增加了两级运放增益，又不影响放大器的输出电压摆幅，也不需要额外的偏置电路，从而节约功耗。由于该技术对于电路的偏置电流具有很强的鲁棒性，已经证实可以应用于纳米工艺尺寸的模数转换或者数模转换电路中。
【发明内容】
[0003]为克服现有技术的不足，提供一种应用于纳米尺寸下工艺不敏感的高增益两级运算放大器。该运算放大器电路可以在放大器对工艺不敏感，并具有较高的增益和稳定性，更低的功耗。为此，本发明采取的技术方案是，适用于纳米尺寸下工艺不敏感的高增益两级运算放大器，由三个增益级、两个有源反馈回路和一个偏置电路组成；两个增益级包括依次串接的跨导增益极gml、高增益级gm2和输出级gmL ;两个有源反馈回路:一个包括电容Cml、跨导增益级gmal和电阻1/gmal，电阻1/gmal和跨导gmal分别由PM0S晶体管M6a、M6b来实现；另一个包括电容Cm2、电阻Rm、跨导增益级gma2，跨导gma2由PM0S晶体管M7a、M7b来实现；两个有源反馈回路均跨接在增益极gml输出、输出级gmL输出之间。
[0004]第一个增益级包括PM0S 晶体管 M0a、M0b、Mia、Mlb、M2a、M2b、M7a、M7b、M8a、M8b和 NM0S 晶体管 M3a、M3b、M4a、M4b、M5a、M5b、M6a、M6b 等；跨导增益级 gml 由 PM0S 晶体管Mla、Mlb、M2a、M2b来实现；第二增益级包括PM0S晶体管M9a、M9b和NM0S晶体管M10a、M10b等；跨导增益级gmL由PM0S晶体管M9a、M9b ;偏置电路包括PM0S晶体管Mlla、Mllb和NM0S晶体管M12a、M12b、M13a、M13b ;两个有源反馈回路均跨接在增益级gml的输出端和输出级gmL的输出端之间；其中两个增益级分别提供直流增益；两个有源反馈回路分别提供有源左半平面零点，以提高放大器的稳定性，并扩大其驱动负载能力的范围；偏置电路为pseudocascode PM0S 晶体管 M0a、M0b、Mla、Mlb、M2a、M2b、M7a、M7b、M8a、M8b、M9a、M9b、Mlla、Mllb以及 NM0S 晶体管 M3a、M3b、M4a、M4b、M5a、M5b、M6a、M6b、M10a、M10b、M12a、M12b、M13a、M13b等提供体偏置电压。
[0005]所述的放大器由第一至第十四PM0S晶体管M0a、M0b、Mla、Mlb、M2a、M2b、M7a、M7b、M8a、M8b、M9a、M9b、Mila、Ml lb、以及第一至第十四 NMOS 晶体管 M3a、M3b、M4a、M4b、M5a、M5b、M6a、M6b、M10a、M10b、M12a、M12b、M13a、M13b 共 28 个 MOS 晶体管，四个电容即补偿电容Cml、Cm2、浮置栅极电容Cf和负载电容CL，一个电阻Rm构成；其中:
[0006]第一 PM0S晶体管MOa的漏极接第二 PM0S晶体管MOb的源极；
[0007]第三PM0S晶体管Mia的漏极接第四PM0S晶体管Mlb的源极；
[0008]第五PM0S晶体管M2a的漏极接第六PM0S晶体管M2b的源极；
[0009]第七PM0S晶体管M7a的漏极接第八PM0S晶体管M7b的源极；
[0010]第九PM0S晶体管M8a的漏极接第十PM0S晶体管M8b的源极；
[0011 ] 第^^一 PM0S晶体管M9a的漏极接第十二 PM0S晶体管M9b的源极；
[0012]第十三PM0S晶体管Ml la的漏极接第十四PM0S晶体管Ml lb的源极；
[0013]第一 NM0S晶体管M3a的源极接第二 NM0S晶体管M3b的漏极；
[0014]第三NM0S晶体管M4a的源极接第四NM0S晶体管M4b的漏极；
[0015]第五NM0S晶体管M5a的源极接第六NM0S晶体管M5b的漏极；
[0016]第七NM0S晶体管M6a的源极接第八NM0S晶体管M6b的漏极；
[0017]第九NM0S晶体管MlOa的源极接第十NM0S晶体管M10b的漏极；
[0018]第^^一 NM0S晶体管M12a的源极接第十二 NM0S晶体管M12b的漏极；
[0019]第十三NM0S晶体管M13a的源极接第十四NM0S晶体管M13b的漏极；
[0020]第一、第三、第五、第七、第九、第^^一、第十三PM0S晶体管M0a、Mla、M2a、M7a、M8a、M9a、Mila的衬底、偏置电流源Ibias的上端共同接电源VDD ;第二、第八、第十、第十二、第十四PM0S晶体管M0b、M7b、M8b、M9b、Ml lb的衬底共同接偏置电压Vbp ；
[0021]第一、第七、第九、第^^一、第十三PM0S晶体管勵&、17&、18&、19&、111&的源极共同接电源VDD ;第二、第四、第十、第十二、第十四NM0S晶体管M3b、M4b、M10b、M12b、M13b的源极共同接地GND ;
[0022]第一、第三、第五、第七、第九、第^^一、第十三NM0S晶体管M3a、M4a、M5a、M6a、M10a、M12a、M13a的衬底和第四、第六PM0S晶体管Mlb、M2b的衬底共同接偏置电压Vbn ;第二、第四、第六、第八、第十、第十二、第十四NM0S晶体管M3b、M4b、M5b、M6b、M10b、M12b、M13b的衬底和第四电容CL的下端共同接地GND ;
[0023]第一、第二、第十三、第十四PM0S晶体管M0a、M0b、Mlla、Mllb的栅极共同接第十四PM0S晶体管Ml lb的漏极和第十三NM0S晶体管M13a的漏极；第二 PM0S晶体管MOb的漏极接第三、第五PM0S晶体管Mla、M2a的源极；第三、第四PM0S晶体管Mla、Mlb的栅极共同接输入端Vn ;第五、第六PM0S晶体管M2a、M2b的栅极共同接输入端Vp ；
[0024]第四PM0S晶体管Mlb的漏极、第一 NM0S晶体管M3a的漏极共同接第六NM0S晶体管M5b的源极；第六PM0S晶体管M2b的漏极、第三NM0S晶体管M4a的漏极共同接第八NM0S晶体管M6b的源极；
[0025]第一至第四、第^^一至第十四NM0S 晶体管13&、]\013、]\143、]\1413、]\1123、]\11213、]\1133、M13b的栅极、第二电阻Rm2的左端共同接第^^一 NM0S晶体管M12a的漏极和电流源Ibias的下端；第五至第八NM0S晶体管M5a、M5b、M6a、M6b的栅极共同接第二偏置电压Vb2 ?’第五NMOS晶体管M5a的漏极、第九至第十PMOS晶体管M8a、M8b的栅极、第八PM0S晶体管M7b的漏极共同接第一电阻Rml的下端；第七至第八PM0S晶体管M7a、M7b的栅极、第二电容Cm2的上端共同接第一电阻Rml的上端；第七NM0S晶体管M6a的漏极、第十PM0S晶体管M8b的漏极共同接第i^一至第十二 PM0S晶体管M9a、M9b的栅极和第三电容Cf的上端；第十二PM0S晶体管M9b的漏极、第九NM0S晶体管MlOa的漏极、第一电容Cml的右端、第四电容CL的上端、第二电容Cm2的下端共同接输出端Vout ;第一电容Cml的左端接第八NMOS晶体管M6b的源极；第九、第十NM0S晶体管MlOa、MlOb的栅极、第三电容Cf的下端共同接第二电阻Rm2的右端。
[0026]本发明的技术特点及效果:
[0027]在低压低功耗纳米尺寸条件下，该运算放大器电路可以对工艺不敏感，并具有较高的增益、稳定性和更低的功耗。
【附图说明】
:
[0028]图1运算放大器的拓扑图。
[0029]图2运算放大器的电路图。
【具体实施方式】
[0030]为了实现在纳米工艺尺寸下，两级运算放大器具有较强的鲁棒性，对于工艺的变化不敏感，本发明采用pseudo cascode-compensat1n技术的偏置电压和体偏置技术，在结构上使用双路有源反馈来频率补偿维持放大器的稳定性。最终实现在纳米工艺尺寸下，放大器对工艺不敏感，并具有较高的增益和稳定性。
[0031]本发明提出了一种用于纳米尺寸下工艺不敏感的高增益两级运算放大器，所述的放大器由两个增益级、两个有源反馈回路和一个偏置电路组成。
[0032]该放大器由两个增益级、两个有源反馈回路和一个偏置电路等组成。第一个增益级包括 PM0S 晶体管 MOa、MOb、Mia、Mlb、M2a、M2b、M7a、M7b、M8a、M8b 和 NMOS 晶体管 M3a、M3b、M4a、M4b、M5a、M5b、M6a、M6b 等;跨导增益级 gml 由 PMOS 晶体管 Mia、Mlb、M2a、M2b 来实现；第二增益级包括PM0S晶体管M9a、M9b和NM0S晶体管M10a、M10b等；跨导增益级gmL由PM0S晶体管M9a、M9b来实现。第一个有源反馈环路包括:电容Cml、跨导gmal和电阻1/gmal和PM0S晶体管M6a、M6b等；电阻Ι/gmal和跨导gmal分别由PM0S晶体管M6a、M6b等来实现。第二个反馈环路包括:电容Cm2、电阻Rm、跨导增益级gma2和PM0S晶体管M7a、M7b等；跨导gma2由PM0S晶体管M7a、M7b等来实现。偏置电路包括PM0S晶体管Mlla、Ml lb和NM0S晶体管M12a、M12b、M13a、M13b等。两个有源反馈回路均跨接在增益级gml的输出端和输出级gmL的输出端之间。其中两个增益级分别提供直流增益；两个有源反馈回路分别提供有源左半平面零点，以提高放大器的稳定性，并扩大其驱动负载能力的范围；偏置电路为 pseudo cascode PM0S 晶体管 MOa、MOb、Mia、Mlb、M2a、M2b、M7a、M7b、M8a、M8b、M9a、M9b、Mlla、Mllb 以及 NMOS 晶体管 M3a、M3b、M4a、M4b、M5a、M5b、M6a、M6b、M10a、M10b、M12a、M12b、M13a、M13b等提供体偏置电压。
[0033]具体的实施电路原理如附图:所述的放大器由第一至第十四PM0S晶体管M0a、MOb、Mia、Mlb、M2a、M2b、M7a、M7b、M8a、M8b、M9a、M9b、Mlla、Mllb、以及第一至第十四 NMOS晶体管 M3a、M3b、M4a、M4b、M5a、M5b、M6a、M6b、M10a、M10b、M12a、M12b、M13a、M13b 共 28 个MOS晶体管，四个电容即补偿电容Cml、Cm2、浮置栅极电容Cf和负载电容CL，一个电阻Rm构成；其中:
[0034]第一 PM0S晶体管MOa的漏极接第二 PM0S晶体管MOb的源极；
[0035]第三PM0S晶体管Mia的漏极接第四PM0S晶体管Mlb的源极；
[0036]第五PM0S晶体管M2a的漏极接第六PM0S晶体管M2b的源极；
[0037]第七PM0S晶体管M7a的漏极接第八PM0S晶体管M7b的