端子41上的负荷电容43 (CL)如何，都能够使输出信号以大致一定的转换速率SRf下降。
[0079]在与P沟道的情况同样地以0.6μπι规则制作的典型的晶体管的情况下，A(N)?7。如果设N沟道M0SFET3的栅漏极间连接的电容器5的静电电容值Cgr (N)为lpF，栅源极间寄生电容Cgs为0.6pF，则根据式(2)，成为Ciss (N) = 8.6pF。这里，如果将希望的SRf与前沿时同样地设为例如最大5V/6ns，则成为以下所述。
[0080]Ich(N)?Ciss(N).SRf = 8.6pFX5V/6ns = 7.2mA
[0081]如果设速度调整电阻13的电阻值例如为2kQ，则成为Vdd/(Ronl3+2kQ) ^ 5V/2k Ω = 2.5mA，与Ich(N)相比充分小，经由速度调整电阻13的电流可以认为是丨旦定电流。
[0082]这样，与输出的前沿的情况同样，通过将P沟道M0SFET12的导通电阻及速度调整电阻13的合计的电阻值设定得充分大，能够以恒定电流充电输出部2的N沟道M0SFET3的栅极电容Ciss (N)。通过以恒定电流充电N沟道M0SFET3的栅极电容Ciss (N)，能够使输出信号的后沿的转换速率SRf成为大致一定的值。可以通过调整低端晶体管驱动部10的P沟道M0SFET12的导通电阻及速度调整电阻13的合计的电阻值来设定转换速率SRf。此外，关于转换速率SRf，能够利用栅漏极间的电容器5的电容值调整N沟道M0SFET3的栅极电容Ciss (N)，也可以与低端晶体管驱动部10的输出电阻值一起进行调整设定。
[0083]这样，在本实施方式的转换速率控制输出电路1中，能够分别容易地设定输出信号Vout的前沿时及后沿时的转换速率SRr、SRf ο通过将输出部2的M0SFET的输入电容Ciss设定为与负荷电容CL相同程度的值，能够得到不依赖负荷电容CL而具有大致一定的转换速率的输出信号Vout。此外，在本实施方式的转换速率控制输出电路1中，能够在前沿时和后沿时分别设定转换速率。因而，能够按照由于连接在输出端子41上的负荷或连接到负荷上的布线的布线长等而产生的寄生电感，来设定转换速率，能够构成具有更高的通用性的接口电路。此外，在转换速率控制输出电路1中，为了将输出部2的M0SFET的栅极电容Ciss充电而使用电阻元件或驱动用的M0SFET的导通电阻，所以与使用恒定电流电路驱动的情况相比能够使耗电变小。此外，在转换速率控制输出电路1中，由于低端监视部20及高端监视部25在检测到输出部2的一方M0SFET的关断后开始另一方的M0SFET的导通，并且导通的M0SFET以一定的转换速率上升，所以输出部2中的同时导通的发生几乎被抑制。因而，在本实施方式的转换速率控制输出电路1中实现低耗电化。
[0084]图5是使负荷电容43的电容值从10pF向40pF每次变化10pF的情况下的各部的动作波形，是在上述计算中使用的典型的0.6 μπι规则的制造工艺中、A(P) =6、Cgr(P)=2pF、速度调整电阻13的电阻值=lkQ,A(N) = 7,Cgr(N) = lpF、速度调整电阻17的电阻值=lkQ的情况下的动作波形。图5的最上段到最下段的波形图与图4的最上段到最下段的波形图分别对应。如图5的第二段的图及第三段的图所示，如果使负荷电容43变化，则表示米勒电容的平坦的部分的电压值变化，但没有时间轴上的变化。因此，输出信号Vout的前沿及后沿的转换速率SRr、SRf几乎示出一定的值。
[0085](第二实施方式)
[0086]图6是例示有关第二实施方式的转换速率控制输出电路的电路图。
[0087]图7是用来说明图6的转换速率控制输出电路的动作的动作波形图。
[0088]第二实施方式的转换速率控制输出电路相对于第一实施方式的转换速率控制输出电路，更积极地设定用于防止输出部2的N沟道M0SFET3及P沟道M0SFET4的同时导通的死区时间，这点上是不同的。以下，对于与第一实施方式的转换速率控制输出电路1相同的电路要素及连接赋予相同的标号，并省略详细的说明。
[0089]本实施方式的转换速率控制输出电路la具备输出部2、低端晶体管驱动部10、高端晶体管驱动部15、低端监视部20a、高端监视部25a和输入部30a。低端监视部20a、高端监视部25a及输入部30a与第一实施方式的转换速率控制输出电路1中不同，其他部分大致相同。
[0090]低端监视部20a包括3输入的NAND22a和逆变器21、23。对3输入的NAND22a的1个输入，输入输出部2的N沟道M0SFET3的栅极电压Vnga。对第二个输入，输入输入信号Vino对第三个输入，输入延迟信号生成部(延迟部)35的输出。
[0091]高端监视部25a包括NAND26a、2输入的N0R29和逆变器27。对于NAND26a输入输入信号Vin和输出部2的P沟道M0SFET4的栅极电压Vpga。对于2输入的N0R29的第一个输入，连接NAND26a的输出，在另一个输入上，连接延迟信号生成部35的输出。
[0092]延迟信号生成部35连接在输入信号Vin上，生成从输入信号Vin延迟的信号波形。延迟信号生成部35也可以在前沿时及后沿时生成相同的延迟时间，也可以生成分别不同的延迟时间。延迟信号生成部35也可以使用由例如电容器和电阻构成的时间常数电路或延迟线、定时器电路等的模拟技术，也可以使用分频器等数字技术。此外，也可以在内部将延迟时间固定，也可以与外部部件或可变电源等连接而使延迟时间可变。
[0093]前沿时的死区时间DT1是根据延迟信号生成部35的前沿时的延迟时间DLY1而设定的。前沿时的死区时间DT1被规定为输出部2的P沟道M0SFET4关断、然后N沟道M0SFET3开始导通为止的期间。后沿时的死区时间DT2用输出部2的N沟道M0SFET3关断、然后P沟道M0SFET4开始导通为止的期间规定。
[0094]在图7中，为了表示死区时间生成的次序，示意地表示各部的电压的动作波形。图7的最上段的图是输入信号Vin的动作波形。图7的第二段的图是延迟信号生成部35输出的延迟信号VDLY的动作波形。图7的第三段的图是输出部2的P沟道M0SFET4的栅极电压Vpga的动作波形，表示P沟道M0SFET4在栅极电压Vpga为高电平时截止、在低电平时导通。图7的第四段的图是输出部2的N沟道M0SFET3的栅极电压Vnga的动作波形，表示N沟道M0SFET3在Vnga为高电平时导通、在低电平时截止。图7的最下段的图是输出信号Vout的动作波形。另外，关于图7的Vpga及Vnga的动作波形，为了仅表示高电平及低电平的逻辑电平，表示了图6的A点(表示Vpga的逻辑)及B点(表示Vnga的逻辑)的电压VA、VB的波形。以后，在表示动作波形的情况下，只要没有特别否定，Vpga及Vnga的动作波形就分别是相当于A点及B点的部位的电压VA、VB的波形。
[0095]如图7所示，在时刻t0，如果从输入端子40将输入信号Vin向延迟信号生成部35输入，则延迟信号生成部35检测输入电压Vin的前沿，在时刻tl’输出上升的延迟信号VDLY。
[0096]在高端监视部25a的N0R29中，分别被输入输入信号Vin及延迟信号VDLY。输入信号Vin经由NAND26a被输入，但NAND26a的另一方的输入被输入P沟道M0SFET4的栅极电压Vpga，所以在时刻t0被输入高电平。N0R29由于输出输入信号Vin与延迟信号VDLY的逻辑或的反转，所以在时刻t0输出高电平。低端监视部20将N0R29的输出经由逆变器27反转并输出，使低端晶体管驱动部10的N沟道M0SFET导通，并使输出部2的N沟道M0SFET3的栅极电压Vnga(VB)成为低电平。输出部2的N沟道M0SFET3在时刻t0开始关断。
[0097]在低端监视部20a的NAND22a中，分别被输入输入信号Vin、延迟信号VDLY及N沟道M0SFET3的栅极电压Vnga。由于低端监视部20a输出这些信号的逻辑与的反转，所以低端监视部20a的输出在时刻tl’逻辑电平反转。因此，高端晶体管驱动部15在时刻tl’使输出部2的P沟道M0SFET4的栅极电压Vpga成为低电平，使P沟道M0SFET4导通。
[0098]这样，在输入信号Vin的前沿时t0，输出部2的N沟道M0SFET3关断，在延迟时间DLY1的经过后的时刻tl’，P沟道M0SFET4导通。因而，在输入信号Vin的前沿时，输出信号V0Ut具有与延迟时间DLY1大致相等的死区时间DT1。
[0099]延迟信号生成部35在时刻t2检测到输入电压Vin的后沿的情况下，延迟信号VDLY输出高电平。在低端监视部20a的NAND22a中，分别被输入输入信号Vin、延迟信号VDLY及输出部2的N沟道M0SFET3的栅极电压Vnga。由于低端监视部20a输出这些信号的逻辑与，所以在时刻t2，低端监视部20a的输出的逻辑电平反转。因此，高端晶体管驱动部15在时刻t2使输出部2的P沟道M0SFET4的栅极电压Vpga成为高电平，使P沟道M0SFET4关断。
[0100]在高端监视部25a的N0R29中，分别被输入输入信号Vin及延迟信号VDLY。输入信号Vin经由NAND26a被输入，在时刻t2，输入信号Vin反转为低电平，所以NAND26a的输出不论其他输入如何都是高电平。N0R29由于输出NAND26a的输出与延迟信号VDLY的逻辑或的反转，所以在时刻t2输出低电平。低端监视部20a将N0R29的输出经由逆变器27反转并输出，使低端晶体管驱动部10的N沟道M0SFET11导通，将输出部2的N沟道M0SFET3的栅极电压Vnga维持为低电平。在时刻t2，输出部2的P沟道M0SFET4及N沟道M0SFET3都是截止状态。然后，在时刻t3’，延迟信号生成部35使输出反转为低电平。因此，高端监视部25a的N0R29的输出反转。接受高端监视部25a的输出，低端晶体管驱动部10使输出部的N沟道M0SFET3的栅极电压Vnga成为高电平，使N沟道M0SFET3导通。由此，输出信号Vout从高电平转变为低电平。
[0101]这样，在本实施方式的转换速率控制输出电路la中，通过追加针对输入信号Vin的延迟信号生成部35，能够容易地生成死区时间，在从低频到高频的动作中，能够抑制因输出部2的M0SFET的同时导通带来的耗电。
[0102]另外，用来生成输入信号Vin的前沿时及后沿时的死区时间的逻辑电路的结构并不限定于上述，能够进行将延迟信号生成部的输出信号VDLY向高端监视部的NAND输入等各种各样的变形。
[0103]图8?图11