振荡器30的半周期。然后采用相位旋转器112获取两路 时钟信号：化Kl和化K2,其中，化Kl输出至锁相环环路，化K2控制低通支路10调制信号的注 入时刻。相位旋转器112包括两个多路选择器1120、加法器114/118、A X调制器115/116及D 触发器117。
[0030] 如果两个多路选择器1120的控制字之差保持恒定，那么CLKl和CLK2将会保持恒定 的相位差，并具有相同的频率。但是在该结构中，多路选择器1120的控制字不一定是恒定不 变的。在分数型锁相环中，多路选择器1120的控制字的变化能够起到频率变换的作用，使两 个多路选择器1120的控制字同时变换，但是保持恒定的差值，W保证化K1和CLK2具有恒定 的相位差，但化U和化K2的频率和输入信号的频率不同。DLY_FI肥为手动控制输入的信号， 用于调节CLKl和CLK2的相位差，即相对延时。
[0031] 化Kl经过一个固定分频比的分频器113，分频器113的输出与参考时钟FREF进行相 位比较，然后控制电荷累50和环路滤波器60,从而使环路达到锁定。CLK2触发一个时序加法 器114,运个时序加法器114的输入是分数型锁相环的分数值FRACN和调制信号MOD积分值累 加的结果。由于分数型分频器的载波频率在一段时间内保持恒定，因此，分数值FRACN注入 的A X调制器116的触发时钟可W采用低频信号。如图6所示输入为FRACN的A X调制器 116,该A X调制器116触发时钟为分频器113的输出信号。对于调制信号MOD,由于数据率较 高，调制信号MOD变化较快，因此A X调制器115的触发时钟采用分频器113的输入时钟信 号，如图6所示输入为调制信号MOD的A S调制器115。
[0032] 图5中高通支路20的调制信号MOD注入时刻取决于锁相环环路中的时钟信号，即与 化Kl保持同步。低通支路10调制信号MOD由CLK2控制触发时刻，因此与CLK2保持同步。通过 改变多路选择器1120的控制字的差值，就可W改变CLKl和化K2的相位差，因此就能够精细 调节高通支路20和低通支路10的延迟。CLKl和化K2的相位差最小补偿为振荡器30的半周 期，W3.6G化的振荡器为例，延时的精度可W达到138PS。相比于传统的低数据率两点调制 器中的纳秒量级的精度，本发明中的延迟匹配校准电路的精度得到了大幅度的提高，有利 于提高输出调制信号FOUT的质量。
[0033] 在图6中，相位顺序校准模块111的输入信号为十六路低频时钟信号，运十六路时 钟是由八分频器110对振荡器30的差分输出信号进行分频所得。为了保留振荡器30半周期 运个分辨率信息，采用图7所示的=级二分频器级联的方式实现。第一级和第二级分频器采 用CMUCurrent Mode Logic，电流模逻辑)二分频器1100,第S级分频器输入时钟频率较 低，可采用数字二分频器1101。
[0034] 由于第二级的两个并行CML二分频器1100并不能区分出输入差分信号的先后关 系。同时，第=级的四个并行的数字二分频器1101也不能区分输入差分信号的先后关系，因 此该八分频器110输出的十六路时钟信号的相位关系存在十六种可能。图8和图9列出了第 二级和第=级相位的各种可能性。
[0035] 为了保证后续的多路选择器1120能够正常工作，需要使用相位顺序校准模块111 对八分频器110的十六路时钟信号进行顺序调整，该相位顺序校准模块111包括多个D触发 器1111和多级多路选择器1112,如图10所示。将十六路信号编号，OPl~0P16,分成四组，PGl~ PG4。首先第一级校准，PGl的四个相位和PG2的四个相位内插组成顺序正确的八路时钟，只 存在两种可能，如图8虚线框所示。可W使用一个D触发器1111来检测一路信号的相位顺序 关系，然后通过第一级多路选择器1112进行相位校准，获得八路时钟信号，编号为PPUPP3、 至PP15,设为Gl组。同理，PG3和PG4也可W使用一个D触发器1111和多路选择器1112进行相 位校准，获得八路时钟信号，编号为PP2、PP4、至PP16,设为G2组。G2组的八路信号需要内插 入Gl组的八路信号，如图9中的虚线框所示，存在四种可能的顺序，需要采用两个D触发器 1111进行一路信号的相位顺序关系检测，并通过第二级多路选择器1112进行相位顺序校 准。
[0036] 实际的延迟失配校准电路11如图11所示，采用两个多路选择器1120,通过手动控 制输入的信号^Y_FI肥控制化Kl和化K2的相位差，使高通支路20和低通支路10的延迟匹 配。
[0037] 图12给出了基于延迟失配校准电路11的两点调制器200的系统级仿真曲线a,采用 GFSK化auss Rrequency Shift Keying,高斯频移键控）的调制方式，数据率设定为lOMb/s。 横轴为延时控制字，纵轴为数字解调EVM(Error Vector Magnitude,误差向量幅度），从图 中可W看出，延时不同，调制信号质量也不同，通过调节延时，EVM可W降低至1%W下。
[0038] 本发明之基于两点调制器的延迟失配校准电路，通过相位顺序校准模块和并行相 位旋转器对高通支路和低通支路的触发时钟信号进行延迟匹配，不但简化了校准电路的结 构，而且提高了延迟分辨率W及输出调制信号的质量。
[0039] 本技术领域的普通技术人员应当认识到，W上的实施方式仅是用来说明本发明， 而并非用作为对本发明的限定，只要在本发明的实质精神范围之内，对W上实施方式所作 的适当改变和变化都落在本发明要求保护的范围之内。
【主权项】
1. 一种延迟失配校准电路，用于对一两点调制器的低通支路和高通支路进行延迟匹 配，该两点调制器包括一振荡器，其特征在于，该延迟失配校准电路包括： 分频器，用于对振荡器输出的差分信号进行分频，并获得多路时钟信号； 相位顺序校准模块，用于对所述分频器获得的多路时钟信号进行相位校准，并获得多 路具有正确相位顺序的时钟信号；以及 并行相位旋转器，包括两个多路选择器，用于对所述多路具有正确相位顺序的时钟信 号进行选择，并获得两路具有恒定相位差的时钟信号； 该两路具有恒定相位差的时钟信号分别控制触发所述两点调制器的低通支路和高通 支路，使该低通支路和高通支路达到延迟匹配。2. 如权利要求1所述的延迟失配校准电路，其特征在于，所述分频器为八分频器，该八 分频器对所述振荡器输出的差分信号进行八分频，并获得十六路时钟信号。3. 如权利要求1所述的延迟失配校准电路，其特征在于，所述相位顺序校准模块包括多 个D触发器以及多级多路选择器，所述多个D触发器用于检测所述多路时钟信号的相位顺序 关系，所述多级多路选择器用于对经过检测的多路时钟信号进行校准。4. 如权利要求2所述的延迟失配校准电路，其特征在于，所述八分频器获得的十六路时 钟信号中相邻两路时钟信号的相位差为所述振荡器的半周期，所述两路具有恒定相位差的 时钟信号的相位差最小也为该振荡器的半周期。5. -种相位顺序校准模块，应用于一延迟失配校准电路中，该延迟失配校准电路用于 对一两点调制器的低通支路和高通支路进行延迟匹配，该两点调制器具有一振荡器，所述 延迟失配校准电路包括一分频器，用于对所述振荡器输出的差分信号进行分频，并获得多 路时钟信号;其特征在于，所述相位顺序校准模块包括： 多个D触发器，用于检测所述分频器获得的多路时钟信号的相位顺序关系；以及 多级多路选择器，用于对经过检测的多路时钟信号进行校准。6. 如权利要求5所述的相位顺序校准模块，其特征在于，所述分频器为八分频器，该八 分频器对所述振荡器输出的差分信号进行八分频，并获得十六路时钟信号;所述多级多路 选择器分为第一级多路选择器和第二级多路选择器，所述十六路时钟信号首先由所述多个 D触发器进行相位顺序的检测，然后由第一级多路选择器进行相位校准，获得两组具有正确 顺序的时钟信号，每组包括八路时钟信号;该两组时钟信号再由所述多个D触发器再一次进 行相位顺序检测，然后由第二级多路选择器进行相位校准，获得十六路具有正确顺序的时 钟信号。7. -种两点调制器，包括低通支路，高通支路，以及振荡器，其特征在于，所述低通支路 具有延迟失配校准电路，该延迟失配校准电路包括： 分频器，用于对振荡器输出的差分信号进行分频，并获得多路时钟信号； 相位顺序校准模块，用于对所述分频器获得的多路时钟信号进行相位校准，并获得多 路具有正确相位顺序的时钟信号；以及 并行相位旋转器，包括两个多路选择器，用于对所述多路具有正确相位顺序的时钟信 号进行选择，并获得两路具有恒定相位差的时钟信号； 该两路具有恒定相位差的时钟信号分别控制触发所述两点调制器的低通支路和高通 支路，使该低通支路和高通支路达到延迟匹配。8. 如权利要求7所述的两点调制器，其特征在于，所述分频器为八分频器，该八分频器 对所述振荡器输出的差分信号进行八分频，并获得十六路时钟信号。9. 如权利要求7所述的两点调制器，其特征在于，所述相位顺序校准模块包括多个D触 发器以及多级多路选择器，所述多个D触发器用于检测所述多路时钟信号的相位顺序关系， 所述多级多路选择器用于对经过检测的多路时钟信号进行校准。10. 如权利要求8所述的两点调制器，其特征在于，所述八分频器获得的十六路时钟信 号中相邻两路时钟信号的相位差为所述振荡器的半周期，所述两路具有恒定相位差的时钟 信号的相位差最小也为该振荡器的半周期。
【专利摘要】本发明提供一种延迟失配校准电路，用于对两点调制器的低通支路和高通支路进行延迟匹配。该延迟失配校准电路包括：分频器，用于对振荡器输出的差分信号进行分频，并获得多路时钟信号；相位顺序校准模块，用于对所述多路时钟信号进行相位校准，获得多路校准后的时钟信号；以及并行相位旋转器，用于对所述多路校准后的时钟信号进行选择，获得两路具有恒定相位差的时钟信号。该两路具有恒定相位差的时钟信号分别控制触发所述两点调制器的低通支路和高通支路，使该低通支路和高通支路达到延迟匹配，简化了校准电路的结构，而且提高了延迟分辨率以及输出调制信号的质量。本发明还提供了一种相位顺序校准模块以及具有所述延迟失配校准电路的两点调制器。
【IPC分类】H03H17/02
【公开号】CN105553441
【申请号】CN201510570212
【发明人】李宇根, 李小勇, 贾雯, 王志华
【申请人】深圳清华大学研究院
【公开日】2016年5月4日
【申请日】2015年9月10日