M2的偏置电流可以取决于为Vbiasi和Vbias2选择的值而彼此相同或不同于。
[0043]LNA 100包括第一对上NFET M3、M4和第二对上NFET M5、M6，其中第一对上NFETM3、M4的漏极连接到第一下NFET Ml的源极，并且其中第二对上NFET M5、M6的漏极连接到第二下NFET M2的源极。第一对上NFET M3、M4中的第一NFET M3的源极连接到第二对上NFETM5、M6中的第一NFET M5的源极。第一对上NFET M3、M4中的第二NFET M4的源极连接到第二对上NFET M5、M6中的第二NFET M6的源极。第一对上NFET M3、M4和第二对上NFET M5、M6的栅极每个接收控制输入以使得NFET M3、M4、M5、和M6中的每一个可以被分别控制(即，分别地导通或截止)以在常规、或非载波聚合模式或载波聚合模式中如下所述地配置LNA 100。第一对上NFET M3、M4和第一下NFET Ml形成第一对称半电路。第二对上NFET M5、M6和第二下NFET M2形成第二对称半电路。
[0044]第一上对NFET M3、M4和第二上对NFET M5、M6通过经由控制输入向第一上对NFETM3、M4和第二上对M5M6的栅极施加合适的电压(例如，被称为VDD的高逻辑I电压或者被称为地或GND的低逻辑O电压)来导通或截止。
[0045]在常规模式(S卩，非载波聚合模式)中，LNA100的一个输出电流通过向NFET M3的栅极和NFET M5的栅极施加高电压同时向NFET M4的栅极和NFET M6的栅极施加低电压被引导到第一上对NFET M3、M4的NFET M3的源极(以及第一下NFET Ml的源极)以及第二上对NFET M5、M6的NFET M5的源极(以及第二下NFET M2的源极)。
[0046]在常规模式(S卩，非载波聚合模式)中，LNA100的一个输出电流还可以通过向NFETM4的栅极和NFET M6的栅极施加高电压同时向NFET M3的栅极和NFET M5的栅极施加低电压被引导到第一上对NFET M3、M4的M4的源极(以及第一下NFET Ml的源极)以及第二上对NFETM5、M6的NFET M6的源极(以及第二下NFET M2的源极)。
[0047]在载波聚合模式中，通过向NFETM3的栅极和NFET M6的栅极施加高电压同时向NFET M4的栅极以及NFET M5的栅极施加低电压将LNA 100的一个输出电流引导到第一上对NFET M3、M4的NFET M3的源极(以及第一下NFET Ml的源极)并且将LNA 100的第二输出电流引导到第二上对NFET M5、M6的NFET M6的源极(以及第二下NFET M2的源极)。第一输出电流和第二输出电流可以每个包含一个或多个分量载波，其可以如下参照图5所述被转换为基带。如果每个输出电流包含一个分量载波，则图1的LNA 10处理两个聚合的分量载波。然而，本发明不局限于处理仅仅两个聚合的分量载波，其中每个对称的半电路处理包含一个分量载波的一个输出电流。可以由本发明通过在输出电流中包括多于一个分量载波或者添加用于处理附加的输出电流的附加的对称半电路(如图6中所示并且如下所述)来处理附加的聚合的分量载波，其中附加的输出电流可以包含一个或多个分量载波。
[0048]图1的LNA 100包括连接在第一下NFET Ml和第二下NFET M2的漏极以及低电压(例如，GND)之间的可变电感器101，其中该可变电感器101接收用于变化可变电感器101的值的控制输入。可变电感器101用作切换的源极退化电感器。在常规模式中，可变电感器101在控制输入具有第一值(例如，低电压GND或逻辑O)时具有第一值。在载波聚合模式中，可变电感器101在控制输入具有第二值(例如，高电压VDD或逻辑I)时具有小于第一值的第二值。不同的值可以被用于控制输入获得相同的结果(例如，用于可变电感器101的第一值的VDD以及用于可变电感器101的第二值的GND)。在载波聚合模式中，可变电感器101的第二值提供最优LNA 100输入阻抗匹配、增益和噪声指数。
[0049]LNA 100包括连接在第一下NFET Ml的栅极和漏极之间的第一可变电容器103，其中第一可变电容器103接收用于变化第一可变电容器103的值的控制输入。第一可变电容器103用作切换的源极退化电容器。在常规模式中，第一可变电容器103具有第一值。在载波聚合模式下，第一可变电容器103具有低于第一可变电容器103的第一值的第二值。可替换地，第一可变电容器103可以具有用于常规模式和载波聚合模式两者的固定值。然而，为了使用单个LNA 100处理较宽的RF频率范围，具有第一值和第二值的第一可变电容器103偏好为提供良好的LNA 100输入匹配和噪声指数(noise figure)。在常规模式中，第一可变电感器103在控制输入具有第一值(例如，低电压GND或逻辑O)时具有第一值。在载波聚合模式下，第一可变电感器103在控制输入具有第二值(例如，高电压VDD或逻辑I)时具有小于第一值的第二值。不同的值可以被用于控制输入获得相同的结果(例如，用于第一可变电容器103的第一值的VDD以及用于第一可变电容器103的第二值的GND)。
[0050]LNA 100包括连接在第二下NFET M2的栅极和漏极之间的第二可变电容器105，其中第二可变电容器105接收用于变化第二变量电容器105的值的控制输入。第二可变电容器105用作切换的源极退化电容器。在常规模式中，第二可变电容器105具有第一值。在载波聚合模式下，第二可变电容器105具有低于第二可变电容器105的第一值的第二值。可替换地，第二可变电容器105可以具有用于常规模式和载波聚合模式两者的固定值。然而，为了使用单个LNA 100处理较宽的RF频率范围，具有第一值和第二值的第二可变电容器105偏好为提供良好的LNA 100输入匹配和噪声指数。在常规模式中，第二可变电感器105在控制输入具有第一值(例如，低电压GND或逻辑O)时具有第一值。在载波聚合模式下，第二可变电感器105在控制输入具有第二值(例如，高电压VDD或逻辑I)时具有小于第一值的第二值。不同的值可以被用于控制输入获得相同的结果(例如，用于第二可变电容器105的第一值的VDD以及用于第二可变电容器105的第二值的GND)。
[0051 ] LNA 100包括第一分流NFET M7和第一分流阻抗Zl 107。第一分流NFET M7的漏极连接到第一上对NFET M3、M4的漏极。第一分流阻抗107连接在第一分流NFET M7的源极与高电压(例如，VDD)之间。第一分流NFET M7的栅极从控制逻辑111接收控制输入以便分流、或除去由第一对上NFET M3、M4与第一下NFET Ml形成的第一对称半电路中的一部分电流。由第一分流NFET M7和第一分流阻抗Zl 107分流的一部分电流取决于第一分流NFET M7通过控制输入导通的程度以及第一分流阻抗Zl 107的值。第一分流阻抗Zl 107可以是具有阻抗的任一设备(例如，诸如以具有电阻的任一材料形成的电阻器的无源元件、诸如以二极管配置连接的NFET的有源元件等等)。从第一对称半电路分流的电流的量影响第一对称半电路的增益(即，越多电流分流则增益越低)。
[0052]LNA 100包括第二分流NFET M8和第二分流阻抗Z2 109。第二分流NFET M8的漏极连接到第二上对NFET M5、M6的漏极。第二分流阻抗Z2 109连接在第二分流NFET M8的源极与高电压(例如，VDD)之间。第二分流NFET M8的栅极从控制逻辑111接收控制输入以便分流、或除去由第二上对NFET M5、M6与第二下NFET M2形成的第二对称半电路中的一部分电流。由第二分流NFET M8和第二分流阻抗Z2 109分流的一部分电流取决于第二分流NFET M8通过控制输入导通的程度以及第二分流阻抗Z2 109的值。第二分流阻抗Z2 109可以是具有阻抗的任一静态元件或有源器件(例如，诸如以具有电阻的任一材料形成的电阻器的无源元件、诸如以二极管配置连接的NFET的有源元件等等)。从第二对称半电路分流的电流的量影响第二对称半电路的增益(即，越多电流分流则增益越低)。
[0053]用于第一分流NFETM7和第二分流NFET M8的控制输入被独立地控制，其使第一对称半电路的增益和第二对称半电路的增益能被独立地控制。
[0054]LNA 100包括控制逻辑111，其具有提供用于第一对上NFET M3、M4中的每一个、第二对上NFET M5、M6中的每一个、可变电感器101、第一可变电容器103、第二可变电容器105、第一分流NFET M7以及第二分流NFET M8的单独的控制输入的输出总线。控制逻辑111控制LNA 100的模式(即，常规模式或载波聚合模式)、偏置电流以及增益。
[0055]LNA 100可以集成到接收器中。此外，LNA 100的阵列可以互连到混合器和基带模拟块的阵列，其中在CA模式或常规模式下任一 RF输入信号可以被路由到任一混合器和基带模拟块。来自接收天线的多个RF载波可以在CA模式下通过单个LNA 100处理。
[0056]图2是根据本发明的实施例的晶体管阵列200的示意图。
[0057]参照图2，晶体管阵列200包括并联连接的η个NFET Μ21、Μ22，…、Μη。!!个NFET Μ21、Μ22，…、Mn的源极被连接以形成晶体管阵列200的集合的源极。η个NFET M21、M22，…、Mn的漏极被连接以形成η个NFET Μ21、Μ22，…、Μη的集合的漏极。η个NFET M2UM22，…、Mn的栅极中的每一个被连接到η个控制输入中的一个以使得η个NFET M21、Μ22，…、Μη中的每一个被分别地控制。图1的每个NFET可以以图2的晶体管阵列200代替。在替换实施例中，晶体管阵列200可以是并联连接的η个PFET的系列。因此，对于图1的LNA 100的PFET或CMOS版本，每个PFET可以以η个PFET的晶体管阵列200代替。晶体管阵列中的晶体管的长度和宽度可被分别地设置以获得期望的工作频率。例如，晶体管的长度和宽度(即，L/W)可以被分别地设置以获得遍及诸如700-1500兆赫、1700-2300兆赫和2300-2700兆赫的多种频率范围的工作频率。然而，其他工作频率范围是可能的。
[0058]图3Α是根据本发明的实施例的可变电感器101的示意图。
[0059]参照图3Α，可变电感器101包括第一电感器L31、第二电感器L32和NFET Μ31。第一电感器L31的第一端是可变电感器101的第一输出，并且第一电感器L31的第二端是可变电感器101的第二输出。第二电感器L32的第一端连接到第一电感器L31的第二端，并且第二电感器L32的第二端连接