一种低功耗低噪声电流反馈型仪表放大器的制作方法

本发明涉及集成电路设计技术领域，具体涉及一种低功耗低噪声电流反馈型仪表放大器。

背景技术：

随着生物医学传感技术、集成电路技术等快速发展，采用电池工作的便携式可穿戴设备越来越多，研发低功耗、低噪声的集成电路是实现高品质持久耐用的便携式电子系统的基础和迫切需要，低功耗低噪声设计是便携式电子设备的重要优化设计目标。

对于可穿戴设备中的生物医学低频信号采集所面临的噪声和直流失调等问题，目前通常的方法是采用斩波等技术来进行性能优化。而生物医学信号处理中存在的共模失调电压可以采用输入预处理电路的隔直功能进行抑制，同时采用电流反馈型仪表放大器提高共模抑制比。但是，在传统的电流反馈型仪表放大器中，由于输入跨导支路和反馈跨导支路的晶体管宽长比相同。对比电流反馈型仪表放大器和普通的折叠共源共栅放大器可知，由于增加了反馈跨导支路，其输出噪声和功耗都会相应的增加。因而非常有必要对生物医学信号处理前端集成电路中传统的电流反馈型仪表放大器的噪声和功耗性能进行设计优化。

技术实现要素：

本发明所要解决的技术问题是现有的电流反馈型仪表放大器中存在的噪声较大和功耗较高的问题，提供一种低功耗低噪声电流反馈型仪表放大器。

为解决上述问题，本发明是通过以下技术方案实现的：

一种低功耗低噪声电流反馈型仪表放大器，由输入预处理电路I0、运算跨导放大电路I1和电容反馈网络I2组成；所述运算跨导放大电路I1包括输入跨导支路和反馈跨导支路；输入跨导支路由PMOS晶体管PM10、PMOS晶体管PM11和PMOS晶体管PM14构成；反馈跨导支路由PMOS晶体管PM12、PMOS晶体管PM13和PMOS晶体管PM15构成；在晶体管长度相同的情况下，输入跨导差分晶体管对即PMOS晶体管PM10和PMOS晶体管PM11的宽长比是反馈跨导差分晶体管对即PMOS晶体管PM12和PM13的宽长比的N倍，且偏置晶体管对即PMOS晶体管PM14宽长比是PMOS晶体管PM15的宽长比的N倍；上述N大于1。

上述方案中，所述N的取值范围为1～10之间。

上述方案中，输入预处理电路I0的同相输入端VIP0形成该放大器的同相输入端VIP，输入预处理电路I0的反相输入端VIN0形成该放大器的反相输入端VIN；输入预处理电路I0的差分同相输出端VOUTP0接运算跨导放大电路I1的同相差分输入端VIP1；输入预处理电路I0的差分反相输出端VOUTN0接运算跨导放大电路I1的反相差分输入端VIN1；运算跨导放大电路I1的同相反馈输入端VFBP接电容反馈网络I2的同相输出端VOUTP2；运算跨导放大电路I1的反相反馈输入端VFBN接电容反馈网络I2的反相输出端VOUTN2；运算跨导放大电路I1的同相输出端VOUTP1与电容反馈网络I2的同相输入端VIP2相连后，形成该放大器的同相输出端VOUTP；运算跨导放大电路I1的反相输出端VOUTN1与电容反馈网络I2的反相输入端VIN2相连后，形成该放大器的反相输出端VOUTN；输入预处理电路I0的同相时钟输入端CLK、电容反馈网络I2的同相时钟输入端CLK和运算跨导放大电路I1的同相时钟输入端CLK相连后，形成该放大器的同相时钟输入端CLK；输入预处理电路I0的反相时钟输入端CLK_N、电容反馈网络I2的反相时钟输入端CLK_N和电容反馈网络I2的反相时钟输入端CLK_N和运算跨导放大电路I1的反相时钟输入端CLK_N相连后，形成该放大器的反相时钟输入端CLK_N；输入预处理电路I0的输入电压参考端VREF_IN形成该放大器的输入电压参考端VREF_IN。

上述方案中，所述运算跨导放大电路I1包含14个PMOS晶体管PM10～PM24，12个NMOS晶体管NM12～NM21，2个电容C10～C11，以及2个电阻R10～R11；PMOS晶体管PM10的栅端形成该运算跨导放大电路I1的同相差分输入端VIP1；PMOS晶体管PM11的栅端形成该运算跨导放大电路I1的反相差分输入端VIN1；PMOS晶体管PM13的栅端形成该运算跨导放大电路I1的同相反馈输入端VFBP；PMOS晶体管PM12的栅端形成该运算跨导放大电路I1的反相反馈输入端VFBN；PMOS晶体管PM10的源端、PMOS晶体管PM11的源端、PMOS晶体管PM10端的阱接触端、PMOS晶体管PM11的阱接触端和PMOS晶体管PM14的漏端相连接；PMOS晶体管PM12的源端、PMOS晶体管PM13的源端、PMOS晶体管PM12的阱接触端、PMOS晶体管PM13的阱接触端和PMOS晶体管PM15的漏端相连接；PMOS晶体管PM14的栅端、PMOS晶体管PM15的栅端、PMOS晶体管PM20的栅端和PMOS晶体管PM21的栅端相连后，形成该运算跨导放大电路I1的输入偏置端VBP1；PMOS晶体管PM18的栅端和PMOS晶体管PM19的栅端相连后，形成该运算跨导放大电路I1的输入偏置端VBP2；PMOS晶体管PM24的栅端、PMOS晶体管PM27的栅端、NMOS晶体管NM15的栅端和NMOS晶体管NM16的栅端相连后，形成该运算跨导放大电路I1的同相时钟输入端CLK；PMOS晶体管PM25的栅端、PMOS晶体管PM26的栅端、NMOS晶体管NM14的栅端和NMOS晶体管NM16的栅端相连后，形成该运算跨导放大电路I1的反相时钟输入端CLK_N；PMOS晶体管PM24的源端、PMOS晶体管PM26的源端和PMOS晶体管PM18的漏端相连接；PMOS晶体管PM25的源端、PMOS晶体管PM27的源端和PMOS晶体管PM19的漏端相连接；PMOS晶体管PM24的漏端、PMOS晶体管PM25的漏端和PMOS晶体管PM16的源端相连接；PMOS晶体管PM16的栅端和PMOS晶体管PM17的栅端相连后，形成该运算跨导放大电路I1的输入偏置端VPBC；PMOS晶体管PM26的漏端、PMOS晶体管PM27的漏端和PMOS晶体管PM17的源端相连接；PMOS晶体管PM22的源端、PMOS晶体管PM23的源端、PMOS晶体管PM20的漏端和PMOS晶体管PM21的漏端相连接；PMOS晶体管PM22的栅端、电阻R10的一端、PMOS晶体管PM16的漏端和NMOS晶体管NM12的漏端相连接；PMOS晶体管PM23的栅端、电阻R11的一端、PMOS晶体管PM17的漏端和NMOS晶体管NM13的漏端相连接；PMOS晶体管PM22的漏端、NMOS晶体管NM20的漏端和电容C10的一端相连后，形成该运算跨导放大电路I1的同相输出端VOUTP1；PMOS晶体管PM23的漏端、NMOS晶体管NM21的漏端、电容C11的一端相连后，形成该运算跨导放大电路I1的反相输出端VOUTN1；NMOS晶体管NM18的栅端和NMOS晶体管NM19的栅端相连后，形成该运算跨导放大电路I1的共模反馈输入端VCMFB1；PMOS晶体管PM10的漏端、PMOS晶体管PM12的漏端、NMOS晶体管NM14的源端、NMOS晶体管NM15的源端和NMOS晶体管NM18的漏端相连接；PMOS晶体管PM11的漏端、PMOS晶体管PM13的漏端、NMOS晶体管NM16的源端、NMOS晶体管NM17的源端和NMOS晶体管NM19的漏端相连接；NMOS晶体管NM14的漏端、NMOS晶体管NM16的漏端和NMOS晶体管NM12的源端相连接；NMOS晶体管NM15的漏端、NMOS晶体管NM17的漏端和NMOS晶体管NM13的源端相连接；NMOS晶体管NM12的栅端和NMOS晶体管NM13的栅端相连后，形成该运算跨导放大电路I1的输入偏置端VBNC；NMOS晶体管NM20的栅端和NMOS晶体管NM21的栅端相连后，形成该运算跨导放大电路I1的共模反馈输入端VCMFB2；电阻R10的另一端和电容C10的另一端相连接，电阻R11的另一端电容C11的另一端相连接；PMOS晶体管PM15～PM23的阱接触端、PMOS晶体管PM14～PM15的源端和PMOS晶体管PM20～PM21的源端同时接电源端VDD；NMOS晶体管NM12～NM21的阱接触端和NMOS晶体管NM18～NM21的源端同时接地端GND。

上述方案中，所述输入预处理电路I0包含4个PMOS晶体管PM0～PM3，2个开关电路SW0～SW1，以及2个电容C0～C1；开关电路SW0的输入端IN形成该输入预处理电路I0的同相输入端VIP0；开关电路SW1的输入端IN形成该输入预处理电路I0的反相输入端VIN0；开关电路SW0的同相时钟输入端CLK和开关电路SW1的同相时钟输入CLK相连后，形成该输入预处理电路I0的同相时钟输入端CLK；开关电路SW0的反相时钟输入端CLK_N和开关电路SW1的反相时钟输入端CLK_N相连后，形成该输入预处理电路I0的反相时钟输入端CLK_N；开关电路SW0的同相输出端VOP、开关电路SW1的反相输入端VON与电容C0的一端连接；开关电路SW1的同相输出端VOP、开关电路SW0的反相输出端VON与电容C1的一端连接；PM0管的漏端、PM1管的源端、PM0管的栅端PM1管的栅端连接在一起；PM3管的漏端、PM2管的源端、PM3管的栅端和PM2管的栅端连接在一起；PMOS晶体管PM0的源端与PMOS晶体管PM3的源端相连后，形成该输入预处理电路I0的输入电压参考端VREF_IN；电容C0的另一端与PMOS晶体管PM1的漏端相连后，形成该输入预处理电路I0的同相输出端VOUTP0；电容C1的另一端与PMOS晶体管PM2的漏端相连后，形成该输入预处理电路I0的反相输出端VOUTN0。

上述方案中，所述电容反馈网络I2包含4个PMOS晶体管PM40～PM43，4个电容C20～C23，以及2个开关电路SW30～SW31；开关电路SW30的输入端IN形成该电容反馈网络I2的同相输入端VIP2；开关电路SW31的输入端IN形成该电容反馈网络I2的反相输入端VIN2；开关电路SW30的同相输出端VOP、开关电路SW31的反相输出端VON、PMOS晶体管PM40的源端与电容C20的一端连接；开关电路SW30管的反相输出端VON、开关电路SW31管的同相输出端VOP、PM42管的源端与电容C21的一端连接；开关电路SW30的同相时钟输入端CLK和开关电路SW31的同相时钟输入CLK相连后，形成该电容反馈网络I2的同相时钟输入端CLK；开关电路SW30的反相时钟输入端CLK_N和开关电路SW31的反相时钟输入端CLK_N相连后，形成该电容反馈网络I2的反相时钟输入端CLK_N；PMOS晶体管PM40的漏端、PMOS晶体管PM41的源端、PMOS晶体管PM40的栅端和PMOS晶体管PM41的栅端相连接；PMOS晶体管PM42的漏端、PMOS晶体管PM43的源端、PMOS晶体管PM41的栅端和PMOS晶体管PM43的栅端相连接；PMOS晶体管PM41的漏端、电容C20的另一端和电容C22的一端相连后，形成该电容反馈网络I2的同相输出端VOUTP2；PMOS晶体管PM43的漏端、电容C21的另一端、电容C23的一端相连后，形成该电容反馈网络I2的反相输出端VOUTN2；电容C22的另一端和电容C23的另一端同时接地。

上述方案中，所述开关电路包含NMOS晶体管NM0和NM1；NMOS晶体管NM0的源端和NMOS晶体管NM1的源端相连后，形成该开关电路的输入端IN；NMOS晶体管NM0的衬底接触端与NMOS晶体管NM1的衬底接触端同时接低电平；NMOS晶体管NM0的栅端形成该开关电路的同相时钟输入端CLK，NMOS晶体管NM1的栅端形成该开关电路的反相时钟输入端CLK_N；NMOS晶体管NM0的漏端形成该开关电路的同相输出端VOP，NMOS晶体管NM1的漏端形成该开关电路的反向输出端VON。

与现有技术相比，本发明可以通过等比例缩小反馈跨导晶体管支路的电流及其晶体管的宽长比，来降低电流反馈型仪表放大器的功耗与噪声。此外，本发明还可以降低传统电流反馈型仪表放大器中反馈电容的值。由于系统增益是由反馈电容的比值，以及输入跨导支路的跨导与反馈跨导支路的跨导的比值的乘积共同决定的。提高输入跨导支路差分对晶体管的跨导和反馈跨导支路差分对晶体管的跨导的比值后，反馈电容的比值可以得到相应的降低。这样，实现反馈电容所需要的芯片面积就能够得到降低，就可以实现更小的芯片面积和成本。

附图说明

图1为低功耗低噪声电流反馈型仪表放大器的原理框图。

图2为输入预处理电路的原理图。

图3为等比缩小反馈跨导的OTA电路的原理图。

图4为电容反馈网络的原理图。

图5为开关电路的原理图。

图6为改进前后斩波放大器的PNOISE仿真得到的仿真结果图。

具体实施方式

一种低功耗低噪声电流反馈型仪表放大器，如图1所示，包括输入预处理电路I0、运算跨导放大(OTA)电路和电容反馈网络I2。输入预处理电路I0的同相输入端VIP0形成该放大器的同相输入端VIP，输入预处理电路I0的反相输入端VIN0形成该放大器的反相输入端VIN。输入预处理电路I0的差分同相输出端VOUTP0接OTA电路I1的同相差分输入端VIP1。输入预处理电路I0的差分反相输出端VOUTN0接OTA电路I1的反相差分输入端VIN1。OTA电路I1的同相反馈输入端VFBP接电容反馈网络I2的同相输出端VOUTP2。OTA电路I1的反相反馈输入端VFBN接电容反馈网络I2的反相输出端VOUTN2。OTA电路I1的同相输出端VOUTP1与电容反馈网络I2的同相输入端VIP2相连后，形成该放大器的同相输出端VOUTP。OTA电路I1的反相输出端VOUTN1与电容反馈网络I2的反相输入端VIN2相连后，形成该放大器的反相输出端VOUTN。输入预处理电路I0的同相时钟输入端CLK、电容反馈网络I2的同相时钟输入端CLK和OTA电路I1的同相时钟输入端CLK相连后，形成该放大器的同相时钟输入端CLK。输入预处理电路I0的反相时钟输入端CLK_N、电容反馈网络I2的反相时钟输入端CLK_N和电容反馈网络I2的反相时钟输入端CLK_N和OTA电路I1的反相时钟输入端CLK_N相连后，形成该放大器的反相时钟输入端CLK_N。输入预处理电路I0的输入电压参考端VREF_IN形成该放大器的输入电压参考端VREF_IN。

上述输入预处理电路I0如图2所示，包含4个PMOS晶体管PM0～PM3，2个开关电路SW0～SW1，以及2个电容C0～C1。开关电路SW0的输入端IN形成该输入预处理电路I0的同相输入端VIP0。开关电路SW1的输入端IN形成该输入预处理电路I0的反相输入端VIN0。开关电路SW0的同相时钟输入端CLK和开关电路SW1的同相时钟输入CLK相连后，形成该输入预处理电路I0的同相时钟输入端CLK。开关电路SW0的反相时钟输入端CLK_N和开关电路SW1的反相时钟输入端CLK_N相连后，形成该输入预处理电路I0的反相时钟输入端CLK_N。开关电路SW0的同相输出端VOP、开关电路SW1的反相输入端VON与电容C0的一端连接。开关电路SW1的同相输出端VOP、开关电路SW0的反相输出端VON与电容C1的一端连接。PM0管的漏端、PM1管的源端、PM0管的栅端PM1管的栅端连接在一起。PM3管的漏端、PM2管的源端、PM3管的栅端和PM2管的栅端连接在一起。PMOS晶体管PM0的源端与PMOS晶体管PM3的源端相连后，形成该输入预处理电路I0的输入电压参考端VREF_IN。电容C0的另一端与PMOS晶体管PM1的漏端相连后，形成该输入预处理电路I0的同相输出端VOUTP0。电容C1的另一端与PMOS晶体管PM2的漏端相连后，形成该输入预处理电路I0的反相输出端VOUTN0。输入预处理电路I0包含输入斩波、隔直和偏置的功能。输入预处理电路I0能够减小生物电信号中直流失调，防止运放输出饱和。同时，输入预处理电路I0本身也是一个高通滤波器，能够一定程度上抑制极低频率下的1/f噪声，其偏置功能为OTA的输入提供合适的直流偏置电压。

上述OTA电路I1如图3所示，包含14个PMOS晶体管PM10～PM24，12个NMOS晶体管NM12～NM21，2个电容C10～C11，以及2个电阻R10～R11。其中PMOS晶体管PM10、PM11和PM14构成输入跨导支路。PMOS晶体管PM12、PM13和PM15构成反馈跨导支路。

输入跨导之路中，PMOS晶体管PM10的栅端形成该OTA电路I1的同相差分输入端VIP1。PMOS晶体管PM11的栅端形成该OTA电路I1的反相差分输入端VIN1。PMOS晶体管PM10的源端、PMOS晶体管PM11的源端、PMOS晶体管PM10端的阱接触端、PMOS晶体管PM11的阱接触端和PMOS晶体管PM14的漏端相连接。

反馈跨导支路中，PMOS晶体管PM13的栅端形成该OTA电路I1的同相反馈输入端VFBP。PMOS晶体管PM12的栅端形成该OTA电路I1的反相反馈输入端VFBN。PMOS晶体管PM12的源端、PMOS晶体管PM13的源端、PMOS晶体管PM12的阱接触端、PMOS晶体管PM13的阱接触端和PMOS晶体管PM15的漏端相连接。

OTA第一级输出支路中，PMOS晶体管PM14的栅端、PMOS晶体管PM15的栅端、PMOS晶体管PM20的栅端和PMOS晶体管PM21的栅端相连后，形成该OTA电路I1的输入偏置端VBP1。PMOS晶体管PM18的栅端和PMOS晶体管PM19的栅端相连后，形成该OTA电路I1的输入偏置端VBP2。PMOS晶体管PM24的栅端、PMOS晶体管PM27的栅端、NMOS晶体管NM15的栅端和NMOS晶体管NM16的栅端相连后，形成该OTA电路I1的同相时钟输入端CLK。PMOS晶体管PM25的栅端、PMOS晶体管PM26的栅端、NMOS晶体管NM14的栅端和NMOS晶体管NM16的栅端相连后，形成该OTA电路I1的反相时钟输入端CLK_N。PMOS晶体管PM24的源端、PMOS晶体管PM26的源端和PMOS晶体管PM18的漏端相连接。PMOS晶体管PM25的源端、PMOS晶体管PM27的源端和PMOS晶体管PM19的漏端相连接。PMOS晶体管PM24的漏端、PMOS晶体管PM25的漏端和PMOS晶体管PM16的源端相连接。PMOS晶体管PM16的栅端和PMOS晶体管PM17的栅端相连后，形成该OTA电路I1的输入偏置端VPBC。PMOS晶体管PM26的漏端、PMOS晶体管PM27的漏端和PMOS晶体管PM17的源端相连接。PMOS晶体管PM10的漏端、PMOS晶体管PM12的漏端、NMOS晶体管NM14的源端、NMOS晶体管NM15的源端和NMOS晶体管NM18的漏端相连接。PMOS晶体管PM11的漏端、PMOS晶体管PM13的漏端、NMOS晶体管NM16的源端、NMOS晶体管NM17的源端和NMOS晶体管NM19的漏端相连接。NMOS晶体管NM14的漏端、NMOS晶体管NM16的漏端和NMOS晶体管NM12的源端相连接。NMOS晶体管NM15的漏端、NMOS晶体管NM17的漏端和NMOS晶体管NM13的源端相连接。NMOS晶体管NM12的栅端和NMOS晶体管NM13的栅端相连后，形成该OTA电路I1的输入偏置端VBNC。

OTA电路第二级电路中，PMOS晶体管PM22的源端、PMOS晶体管PM23的源端、PMOS晶体管PM20的漏端和PMOS晶体管PM21的漏端相连接。PMOS晶体管PM22的栅端、电阻R10的一端、PMOS晶体管PM16的漏端和NMOS晶体管NM12的漏端相连接。PMOS晶体管PM23的栅端、电阻R11的一端、PMOS晶体管PM17的漏端和NMOS晶体管NM13的漏端相连接。PMOS晶体管PM22的漏端、NMOS晶体管NM20的漏端和电容C10的一端相连后，形成该OTA电路I1的同相输出端VOUTP1。PMOS晶体管PM23的漏端、NMOS晶体管NM21的漏端、电容C11的一端相连后，形成该OTA电路I1的反相输出端VOUTN1。NMOS晶体管NM20的栅端和NMOS晶体管NM21的栅端相连后，形成该OTA电路I1的共模反馈输入端VCMFB2。电阻R10的另一端和电容C10的另一端相连接，电阻R11的另一端电容C11的另一端相连接。

PMOS晶体管PM15～PM23的阱接触端、PMOS晶体管PM14～PM15的源端和PMOS晶体管PM20～PM21的源端同时接电源端VDD。NMOS晶体管NM12～NM21的阱接触端、NMOS晶体管NM18～NM21的源端同时接地端GND。

电流反馈型仪表放大器的输入差分对晶体管的跨导和反馈差分对晶体管跨导的比例为1：1，相对应的反馈网络的电容比值特别的大。例如，若实现40dB的增益需要实现100：1的反馈电容的比值。由于最小单位电容的限制，这样的设计既占用大量的芯片面积又使得反馈网络的电容失配会较大。因此，本发明在晶体管长度相同的情况下，输入跨导差分晶体管对即PMOS晶体管PM10及PMOS晶体管PM11的宽长比是反馈跨导差分晶体管对即PMOS晶体管PM12及PM13的宽长比的N倍，且偏置晶体管对即PMOS晶体管PM14宽长比是PMOS晶体管PM15的宽长比的N倍。N值由具体应用系统所要求的增益、工艺参数以及噪声与功耗要求决定，上述N值应大于1，同时N的取值不应太大。在工程应用中，若N值过大，工艺偏差的存在会使得电路的增益与设计值出现较大的偏差，通常N值选择在1～10之间。通过等比例缩小反馈跨导的偏置电流和晶体管的宽长比，来降低其噪声和功耗。采用改进的电流反馈型仪表放大器，可以在实现相同的增益的情况下实现更低的电路噪声和功耗，同时也降低电路中的反馈电容器件的值，节省芯片面积和成本。

上述电容反馈网络I2如图4所示，包含4个PMOS晶体管PM40～PM43，4个电容C20～C23，以及2个开关电路SW30～SW31。开关电路SW30的输入端IN形成该电容反馈网络I2的同相输入端VIP2。开关电路SW31的输入端IN形成该电容反馈网络I2的反相输入端VIN2。开关电路SW30的同相输出端VOP、开关电路SW31的反相输出端VON、PMOS晶体管PM40的源端与电容C20的一端连接。开关电路SW30管的反相输出端VON、开关电路SW31管的同相输出端VOP、PM42管的源端与电容C21的一端连接。开关电路SW30的同相时钟输入端CLK和开关电路SW31的同相时钟输入CLK相连后，形成该电容反馈网络I2的同相时钟输入端CLK。开关电路SW30的反相时钟输入端CLK_N和开关电路SW31的反相时钟输入端CLK_N相连后，形成该电容反馈网络I2的反相时钟输入端CLK_N。PMOS晶体管PM40的漏端、PMOS晶体管PM41的源端、PMOS晶体管PM40的栅端和PMOS晶体管PM41的栅端相连接。PMOS晶体管PM42的漏端、PMOS晶体管PM43的源端、PMOS晶体管PM41的栅端和PMOS晶体管PM43的栅端相连接。PMOS晶体管PM41的漏端、电容C20的另一端和电容C22的一端相连后，形成该电容反馈网络I2的同相输出端VOUTP2。PMOS晶体管PM43的漏端、电容C21的另一端、电容C23的一端相连后，形成该电容反馈网络I2的反相输出端VOUTN2。电容C22的另一端和电容C23的另一端同时接地。

上述输入预处理电路I0和电容反馈网络I2中所使用的开关电路如图5所示，包含NMOS晶体管NM0和NM1。NMOS晶体管NM0的源端和NMOS晶体管NM1的源端相连后，形成该开关电路的输入端IN。NMOS晶体管NM0的衬底接触端与NMOS晶体管NM1的衬底接触端同时接低电平。NMOS晶体管NM0的栅端形成该开关电路的同相时钟输入端CLK，NMOS晶体管NM1的栅端形成该开关电路的反相时钟输入端CLK_N。NMOS晶体管NM0的漏端形成该开关电路的同相输出端VOP，NMOS晶体管NM1的漏端形成该开关电路的反向输出端VON。斩波技术的应用(SW0和SW1为斩波开关)可以大幅度降低闪烁(1/f)噪声，而1/f噪声是低频信号处理电路中最主要的噪声来源。采用电流反馈型仪表放大器能够大幅提高电路对共模失调电压的抑制能力，这对低频生物医学信号而言是极其重要的。

电流反馈型仪表放大器的输入跨导支路、反馈跨导支路和共源共栅支路使用相等的偏置电流。

其中，g_mp10为晶体管MP10的跨导，g_mp12为晶体管MP12的跨导，g_mp18为晶体管MP18的跨导，g_mn18为晶体管MN18的跨导。

由公式1可知：电流反馈型仪表放大器电路的输入跨导、反馈跨导和共源共栅结构中近电源的PMOS晶体管和共源共栅结构中近地的NMOS晶体管是运算放大器等效输入噪声的最主要贡献者。当采用等比例缩小反馈跨导(通过等比例缩小反馈跨导支路差分对晶体管的电流并同时缩小其晶体管宽长比的方式实现)，可以降低共源共栅结构中电流镜晶体管的电流和跨导。等比例缩小反馈跨导后，输出噪声因为跨导g_mp10、g_mp12和g_mp18的减小而降低，1/f噪声因为斩波技术的应用被搬移到目标带宽外而对输出噪声基本没有影响。因此这样的改进可以改善传统电流反馈仪表放大器的功耗、噪声较大的不足。同时，由公式2可知，在固定的增益的情况下，反馈跨导即晶体管MP12的跨导的减小使反馈环路中电容C₂₂的绝对值得到降低，节省了芯片面积和成本。

经过0.18μm CMOS工艺设计的电路实例仿真结果如附图6所示。图中改进前的电路在100Hz情况下的等效输入噪声为88nV/sqrt(Hz)，改进后的电路在100Hz情况下的等效输入噪声为62nV/sqrt(Hz)，按照噪声功率核算等效输入噪声降低了约50％。放大器的第一级降低功耗约27％。实例验证表明：改进的电路能够有效的降低电路的噪声和功耗。

需要强调的是：以上仅是本发明的较佳实施例而已，并非对本发明专利作任何形式上的限制，凡是依据本发明专利的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明专利技术方案的范围内。