042]为具有更好的余量，优选的，设置第=PMOS管的长和宽满足W下公式：
[00创 Ws/Ls >2 比nW2/L2( Vdd-Vtn)] Akp(Vdd-Vtp)]公式二
[0044] 然而，本发明对此不作任何限定。于其它实施例中，设计者可根据实际的版图面积 设计第SPMOS管M5的长和宽位于公式一和公式二之间的其它值。
[0045] 具体而言，当待关断电源V孤打开，第SPMOS管M5的漏极为高电平"r，即第二PMOS 管M3和第二NMOS管M4的栅极输入高电平"r，第二PMOS管M3截止，第二醒OS管M4导通，第二 PMOS管M3和第二NMOS管M4的漏极输出低电平"0"。
[0046] 而当待关断电源VDD关断过程中，其电压逐渐降到0,在开始时，检测级1的输出（即 第一PMOS管Ml和第一NMOS管M2的栅极)仍保持为％"，第一PMOS管Ml和第一NMOS管M2的漏极 随待关断电源V孤变化逐渐下降，当待关断电源V孤下降到第二PMOS管M3和第二NMOS管M4切 换的阔值时，检测级1的输出开始由"0"向"r切换。
[0047] 当第二PMOS管M3和第二醒OS管M4处于转换阔值时两个管子的漏源电压均为阔值 电压Vth。当待关断电源VDD关断时为确保交叉禪合对的输出由0转换为1，需满足W下条件： [004引 0<V&<Vd<Hh<Vdd 公式 S
[0049] 其中，Vdd化=Vtp+Vth，在待关断电源VDD关断时，第SPMOS管M5随待关断电源V孤变 化，即第SPMOS管M5导通，漏源电源即为阔值电压Vtp，此时待关断电源VDD的电压值为Vddth， Vd 化 h=Vtp+V 化。
[0050] 根据第二PMOS管M3和第二NMOS管M4漏源电流相等，可得：
[0052] 从上式推出转换阔值电压Vth
[0化4] 其中，W3、L3分别为第二PMOS管M3的长和宽，W4、L4分别为第二NMOS管M4的长和宽。 [00对相应的，
[0057] 根据公式五和公式六来设计第二PMOS管M3的长和宽和第二醒OS管M4的长和宽从 而使得检测级能稳定的从"0"转换到"r。
[0058] 为能更快的实现输出至隔离单元的逻辑值发生变化，于本实施例中，隔离控制电 路ISOG还包括放大级2,放大级2电性连接在交叉禪合对的输出端，对检测级1输出的信号进 行放大。于本实施例中，放大级2为由第四PMOS管M6和第SNMOS管M7组成，第四PMOS管M6的 栅极和第=NMOS管M7的栅极相连接作为放大级2的输入端与交叉禪合对的输出相连接，第 四PMOS管M6的漏极和第SNMOS管M7的漏极相连接作为放大级2的输出端。
[0059] 于本实施例中，隔离控制电路ISOG还包括驱动级3,驱动级3电性连接在放大级2的 输出端，驱动级3可大幅度提高格力控制电路的驱动能力，如图3所示，具有驱动级3的隔离 控制电路ISOG可同时驱动多个隔离单元IS00。于本实施例中，驱动级3由一个反相器组成。 该反相器由第五PMOS管M8和第四NMOS管M9禪合而成，此时驱动级3输出的逻辑状态与检测 级1的输出的逻辑状态相同。具体而言，第五PMOS管M8的栅极和第四NMOS管M9的栅极相连接 作为驱动级3的输入端并与放大级2的输出端相连接，第五PMOS管M8的漏极和第四NMOS管M9 的漏极相连接作为驱动级3的输出，即整个隔离控制电路ISOG输出的逻辑状态与检测级1输 出的逻辑状态相同。然而，本发明对驱动级3的具体结构不作任何限定。于其它实施例中，当 需要驱动级3输出的逻辑状态与检测级1输出的逻辑状态相反时，可设置驱动级3包括两个 反相器。
[0060] 如图3所示，隔离单元ISOO为或口型（低电平使能有效)时，在通常应用中，隔离单 元ISOO-般处于该电压区域与相邻区域的边界附近。当待关断电源VDD打开，即从0变化到 Vdd时，在Vdd化附近隔离控制电路ISOG从1变为0,与隔离控制电路ISOG单元连接的隔离单元 ISOO的使能端也由1变为0，隔离单元ISOO全部打开。当待关断电源VDD关断时，过程则相反， 隔离单元ISOO全部关闭，实现待关断区域和其它区域的隔离。
[0061] 综上所述，本发明提供的隔离控制电路与隔离单元和待关断区域集成在同一忍片 内，隔离控制电路内的检测级检测待关断区域内待关断电源的电压变化，根据待关断电源 的电压变化输出关断或打开信号至隔离区的使能端，使得隔离区输出稳定的且固定的信 号，将待关断区和其它区域稳定隔离。本发明提供的隔离控制电路可在忍片内部自动产生 隔离控制信号至隔离单元的使能端而无需外部逻辑电路提供任何控制信号，大大简化了电 路的逻辑设计，大大减小了电路的体积。
[0062] 此外，通过设置检测级有五个MOS管组成，隔离控制电路的设计可与CMOS逻辑电路 的工艺相兼容，不仅大大降低了电路体积，同时也大幅度降低了电路的设计W及制造成本。
[0063] 虽然本发明已由较佳实施例掲露如上，然而并非用W限定本发明，任何熟知此技 艺者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围当 视权利要求书所要求保护的范围为准。
【主权项】
1. 一种隔离控制电路，其特征在于，与隔离单元和待关断区域集成在同一忍片内，所述 隔离控制电路电性连接隔离单元和待关断区域，隔离控制电路包括与待关断区域相连接的 检测级，检测级检测待关断区域内待关断电源的电压变化并根据待关断电源的电压变化输 出稳定的关断或打开信号至隔离单元的使能端。2. 根据权利要求1所述的隔离控制电路，其特征在于，所述检测级包括由第一 PMOS管、 第一醒0S管、第二PMOS管和第二醒0S管组成的交叉禪合对和第SPMOS管，第SPMOS管的栅 极和漏极相连接后与交叉禪合对相连接，第SPMOS管的源极与待关断电源相连接，第一 PMOS管的源极与待关断电源相连接，第二PMOS管的源极与常开电源相连接； 当待关断电源打开时为确保交叉禪合对的输出为0,需满足W下条件： Ws/Ls > [ knW2/L2 ( Vdd-Vtn) ] / [ kp ( Vdd-Vtp )] 其中，W5、Ls分别为第立?105管的长和宽，W2、L2分别为第一匪OS管的长和宽，kn为第一 醒0S管和第二醒0S管与工艺有关的参数，kp为第一 PMOS管、第二PMOS管和第SPM0S管与工 艺有关的参数，Vtp为第一 PMOS管、第二PMOS管和第SPM0S管的阔值电压，Vtn为第一 NM0S管 和第二NM0S管的阔值电压;Vdd为待关断电源和常开电源正常供电时的电压； 当待关断电源关断时为确保交叉禪合对的输出由"0"转换为"Γ，需满足W下条件： 0<Vth<Vddi；h<Vdd 其中，Vth为交叉禪合对的输出由"0"转换为"Γ时第二PMOS管和第二醒OS管的转换阔 f直,Vdckh - Vtp+Vth。3. 根据权利要求2所述的隔离控制电路，其特征在于，为保证待关断电源在打开时交叉 禪合对稳定输出"0"，将第SPM0S管的尺寸设计如下： W已/Ls > 2 比nW2/L2 ( Vdd-Vtn) ] / 比P ( Vdd-Vtp )]。4. 根据权利要求2所述的隔离控制电路，其特征在于，交叉禪合对的输出由"0"转换为 "Γ时第二PMOS管和第二NM0S管的漏源电流相等，即从上式推出转换阔值电压Vth其中，化、L3分别为第二PMOS管的长和宽，W4、L4分别为第二NM0S管的长和宽； 相应的，5. 根据权利要求1所述的隔离控制电路，其特征在于，所述隔离控制电路还包括放大 级，所述放大级电性连接在交叉禪合对的输出端，对检测级输出的信号进行放大。6. 根据权利要求5所述的隔离控制电路，其特征在于，所述放大级为由第四PMOS管和第 ^NMOS管组成，第四PMOS管的栅极和第^NMOS管的栅极相连接作为放大级的输入端与交叉 禪合对的输出相连接，第四PM0S管的漏极和第SNM0S管的漏极相连接作为放大级的输出 玉山 乂而。7. 根据权利要求5所述的隔离控制电路，其特征在于，所述隔离控制电路还包括驱动 级，所述驱动级电性连接在放大级的输出端。8. 根据权利要求7所述的隔离控制电路，其特征在于，所述驱动级包括一个或两个反相 器，每个反相器均由一个PM0S管和一个NM0S管禪合连接。
【专利摘要】本发明提供一种与隔离单元和待关断区域集成在同一芯片内，隔离控制电路电性连接隔离单元和待关断区域，隔离控制电路包括与待关断区域相连接的检测级，检测级检测待关断区域内待关断电源的电压变化并根据待关断电源的电压变化输出稳定的关断或打开信号至隔离单元的使能端。
【IPC分类】H03K19/20
【公开号】CN105577170
【申请号】CN201510992995
【发明人】曹富强
【申请人】无锡华大国奇科技有限公司
【公开日】2016年5月11日
【申请日】2015年12月25日