一种适用于宇航用sram型fpga的单粒子加固的上电复位电路的制作方法
【技术领域】
[0001] 本发明设及一种适用于宇航用SRAM型FPGA的单粒子加固的上电复位电路，属于抗 单粒子效应加固集成电路领域。
【背景技术】
[0002] SRAM型FPGA忍片在启动需要一个上电复位过程。上电复位电路在FPGA忍片启动的 时候，给出一个复位信号，一直保持着有效的电平，等到电源电压升到其他电路可正常工作 的程度后改变复位信号，启动忍片上其他电路，上电成功后保持稳定状态，使忍片正常工 作。现有的上电复位电路用于宇航用用SRAM型FPGA时，将面临严重的可靠性问题:在空间恶 劣环境中上电复位电路将产生单粒子翻转(沈U)与单粒子瞬态(SET)等单粒子效应。当上电 复位电路发生单粒子翻转(SEU)与单粒子瞬态(SET)时将会产生错误的上电复位信号，导致 忍片掉电、用户功能丢失，严重影响宇航用SRAM型FPGA的可靠性，随着工艺的进步，SRAM型 FPGA忍片对单粒子效应的敏感性不断加大，对上电复位电路的可靠性提出了更高的要求。 同时经过加固设计的宇航用SRAM型FPGA，内部包含多种存储单元，运些存储单元因抗福射 需求的不同，采用了不同的加固措施，导致运些存储单元正常工作需要的电压不同，清零时 间不同，现有的上电复位电路难W保证合理的复位脉冲宽度，特别是随着工艺尺寸缩小，不 同类型存储单元的偏差不断增大，对复位脉冲宽度的正确性提高了更高要求。
【发明内容】
[0003] 本发明解决的技术问题为：克服现有技术不足，提供一种适用于宇航用SRAM型 FPGA的单粒子加固的上电复位电路，通过出错检测及冗余输出控制模块把发生单粒子效应 出错的上电冗余模块输出关断，使最终上电复位输出保持正确;采用带有复位输入的延时 去毛刺电路，去除电平监测模块的因电源波动和单粒子效应产生的瞬态波动，同时在该上 电冗余模块出错时，通过出错检测及冗余输出控制模块的输出对延时去毛刺电路进行复 位;采用带有复位输入的数字辅助延时模块，在该上电冗余模块出错时，通过出错检测及冗 余输出控制模块的输出对数字辅助延时模块进行复位清零，清除了单粒子翻转的累积效 应，使其回到正确状态，从而实现抗单粒子翻转效应和抗单粒子瞬态效应能力;通过内部存 储单元状态监测模块监测对FPGA中的加固存储单元进行一次完整读写操作所需最小时间， 保证了复位脉冲宽度可W满足FPGA对所有加固存储单元的正确复位。
[0004] 本发明解决的技术方案为:一种适用于宇航用SRAM型FPGA的单粒子加固的上电复 位电路，包括电源VCC、S个相同的上电冗余模块、出错检测及冗余输出控制模块和S个可 控输出缓冲器;=个相同的上电冗余模块，分别为第一上电冗余模块、第二上电冗余模块、 第=上电冗余模块;=个可控输出缓冲器分别为第一可控输出缓冲器、第二可控输出缓冲 器、第=可控输出缓冲器；
[0005] 每个上电冗余模块，包括电平监测模块、延时去毛刺电路、内部存储单元状态监测 模块、数字辅助延时模块；
[0006] 电源给电平监测模块供电，电平监测模块实时检测电源的电压值，当电源的电压 值大于等于设定的上阔值电压Vthr时，电平监测模块输出一个高电平信号送至延时去毛刺 电路，该高电平信号即结束复位信号，当电源的电压值低于设定的上阔值电压Vthr时，电平 监测模块输出一个低电平信号送至延时去毛刺电路；
[0007] 延时去毛刺电路，接收电平监测模块送来的高电平信号或低电平信号，判断出错 检测及冗余输出控制模块反馈的为高电平信号时，同时当从电平监测模块接收的高电平信 号或低电平信号的单个脉冲宽度小于等于设定的脉冲宽度时，将该单个脉冲作为毛刺滤 除，得到平顺的高电平信号或平顺的低电平信号送至内部存储单元状态监测模块;判断出 错检测及冗余输出控制模块反馈的为低电平信号时，当出错检测及冗余输出控制模块反馈 的低电平信号中的脉冲小于等于设定的脉冲宽度时，将该单个脉冲作为毛刺滤除，得到平 顺的低电平信号送至内部存储单元状态监测模块；
[0008] 内部存储单元状态监测模块，包括多个存储单元；
[0009] 内部存储单元状态监测模块，当接收延时去毛刺电路送来的平顺的低电平信号， 将内部存储单元状态监测模块中的多个存储单元锁定，即停止向该存储单元写入数据，同 时向数字辅助延时模块输出高电平信号；内部存储单元状态监测模块，当接收延时去毛刺 电路送来的平顺的高电平信号，向内部存储单元状态监测模块中的多个存储单元写入与存 储单元中存储的值相反的值，然后将多个存储单元锁定，即停止向该存储单元写入数据，同 时后向数字辅助延时模块输出低电平信号；
[0010] 数字辅助延时模块包括多个寄存器和一个振荡器；
[0011] 数字辅助延时模块，接收内部存储单元状态监测模块送来的高电平信号或低电平 信号，当从内部存储单元状态监测模块接收到高电平信号时且出错检测及冗余输出控制模 块的反馈为高电平时，数字辅助延时模块中的多个寄存器处于锁定状态，即寄存器内存储 的数值不变，输出低电平信号，即数字辅助延时模块的输出为低电平信号.
[0012] 当从内部存储单元状态监测模块接收到高电平信号时且出错检测及冗余输出控 制模块的反馈为低电平时，或当从内部存储单元状态监测模块接收到低电平信号时且出错 检测及冗余输出控制模块的反馈为高电平时，或当从内部存储单元状态监测模块接收到低 电平信号时且出错检测及冗余输出控制模块的反馈为低电平时，振荡器开始振荡输出时钟 信号，每一次振荡后寄存器计数一次，当寄存器寄满后，输出高电平，即数字辅助延时模块 的输出为高电平信号；
[OOU]将第一上电冗余模块的输出记为P〇R_Goodl信号、第二上电冗余模块P0R_Good2信 号、第S上电冗余模块P0R_Good3信号;将第一上电冗余模块的输出记为P0R_Goodl信号、第 二上电冗余模块P〇R_Good2信号、第S上电冗余模块P0R_Good3信号均送至出错检测及冗余 输出控制模块;将第一上电冗余模块的输出记为P〇R_Goodl信号送至第一可控输出缓冲器； 将第二上电冗余模块的输出记为P〇R_Good2信号送至第二可控输出缓冲器;将第S上电冗 余模块的输出记为P〇R_Good3信号送至第S可控输出缓冲器；
[0014]出错检测及冗余输出控制模块有S个输入和S个输出，S个输出分别为OUTl、 0UT2和0UT3,0UT1输出反馈至第一上电冗余模块的延时去毛刺电路、数字辅助延时模块并 送至第一可控输出缓冲器，0UT2输出反馈至第二上电冗余模块的延时去毛刺电路、数字辅 助延时模块并送至第二可控输出缓冲器，0UT3输出反馈至第S上电冗余模块的延时去毛刺 电路、数字辅助延时模块并送至第=可控输出缓冲器；
[001引出错检测及冗余输出控制模块的S个输入分别将接收的P0R_Goodl信号、POR_ Good2信号、P0R_Good3信号进行比较，若POR_Goodl信号、P0R_Good2信号、P0R_Good3信号均 相同，则出错检测及冗余输出控制模块的S个输出0UTU0UT2和0UT3均为高电平;若POR_ Goodl信号与P0R_Good2信号和P0R_Good3信号不同，则OUTl为低电平，0UT2和0UT3为高电 平；若P0R_Good2信号与P0R_Goodl信号和P0R_Good3信号不同，则0UT2为低电平，OUTl和 0UT3为高电平;若P0R_Good3信号与P0R_Goodl信号和P0R_Good2信号不同，则0UT3为低电 平，OUTl和0UT2为高电平；
[0016] 当第一可控输出缓冲器，在接收到出错检测及冗余输出控制模块的输出信号为高 电平时，将第一上电冗余模块的输出P〇R_Goodl信号反相后输出；当第一可控输出缓冲器， 在接收到出错检测及冗余输出控制模块的输出信号为低电平时，第一可控输出缓冲器不输 出信号；
[0017] 当第二可控输出缓冲器，在接收到出错检测及冗余输出控制模块的输出信号为高 电平时，将第二上电冗余模块的输出P〇R_Good2信号反相后输出；当第二可控输出缓冲器， 在接收到出错检测及冗余输出控制模块的输出信号为低电平时，第二可控输出缓冲器不输 出信号；
[0018] 当第=可控输出缓冲器，在接收到出错检测及冗余输出控制模块的输出信号为高 电平时，将第S上电冗余模块的输出P0R_Good3信号反相后输出；当第S可控输出缓冲器， 在接收到出错检测及冗余输出控制模块的输出信号为低电平时，第=可控输出缓冲器不输 出信号。
[0019]所述电平监测模块包括：PMOS 管 M2、PM0SWM3、PM0SWM5、PM0SWM5、MTOSWM1、 NMOS管M4、NMOS管M7、电容Cl、电容C2、反相器；
[0020] PMOS管M2的栅极接地，PMOS管M2的源极连接电源VCC，PMOS管M2的漏极同时连接 NMOS管Ml的栅极和漏极电容Cl的一端、PMOS管M3的栅极;NMOS管Ml的源极接地；
[0021] 电容Cl的另一端接电源VCC，醒OS管M4的栅极连接电源VCC，PM0S管M3的源极连接 电源VCC，PMOS管M3的漏极连接NMOS管M4的漏极、电容C2的一端、PMOS管M5的漏极、PMOS管M6 的栅极、醒OS管M7的栅极;NMOS管M4的源极接地；电容C2的另一端接地;PMOS管M5的源极接 电源VCC，PM0S管M5的栅极连接PMOS管M6的漏极和醒OS管M7的漏极、反相器的输入端;PMOS 管M6的源极连接电源VCC;NM0S管M7的源极接地;反相器的输出端VCC_Good作为电平监测模 块的输出。
[0022] 所述延时去毛刺电路包括:与口 AND31、反相器INV31、反相器INV32、反相器INV33、 反相器INV34、电容C31、电容C32、电容C33和与非口 NAND31;
[0023] 与口 AND31的一个输入端为VCC_Good连接电平监测模块的输出VCC_Good，另一个 输入端为ER_RST连接出错检测及冗余输出控制模块的输出，其中第一上电冗余模块的延时 去毛刺电路连接出错检测及冗余输出控制模块的输出0UT1、第二上电冗余模块的延时去毛 刺电路连接出错检测及冗余输出控制模块的输出0UT2相连、第S上电冗余模块的延时去毛 刺电路连接出错检测及冗余输出控制模块的输出0UT3 ;与口AND31的输出端连接反相器 INV31的输入端，同时连接与非口NAND31的一个输入端和电容C31的一端；电容C31的另一端 连接电源VCC;反相器INV31的输出端连接电容C32的一端的同时连接反相器INV32的输入 端；电容C32的另一端接地;反相器INV32的输出端连接反相器INV33的输入端;反相器INV33 的输出端连接反相器INV34的输入端;反相器INV34的输出端连接电容C33的一端的同时连 接与非口NAND31的另一个输入端；电容C33的另一端连接到电源VCC;与非口NAND31的输出 端化wer_Good作为延时去毛刺电路的输出。
[0024] 所述内部存储单元状态监测模块包括:反相器INV41、反相器INV42、……、反相器 INV4n、存储单元SRAM41、存储单元SRAM42、……、存储单元SRAM4n、NM0S管M41、匪OS管 M42、……、NMOS 管 M4n、或口 0R4n;
[0025] 反相器INV41的输入端连接到延时去毛刺电路的输出端Power_Good，同时连接到 反相器INV42的输入端、反相器INV4n的输入端、存储单元SRAM41的R输入端、存储单元 SRAM42的R输入端、存储单元SRAM4n的踐俞入端、NMOS管M41的栅极、NMOS管M42的栅极、NMOS 管M4n的栅极;反相器INV41的输出端连接到存储单元SRAM41的RN输入端;反相器INV42的输 出端连接到存储单元SRAM42的RN输入端;反相器INV4n的输出端连接到存储单元SRAM4n的 RN