模块P0R_Good3信号均送至出错检测及冗余 输出控制模块;将第一上电冗余模块的输出记为P〇R_Goodl信号送至第一可控输出缓冲器； 将第二上电冗余模块的输出记为P〇R_Good2信号送至第二可控输出缓冲器;将第S上电冗 余模块的输出记为P〇R_Good3信号送至第S可控输出缓冲器；
[005引出错检测及冗余输出控制模块有S个输入和S个输出，S个输出分别为OUTl、 0UT2和0UT3,0UT1输出反馈至第一上电冗余模块的延时去毛刺电路、数字辅助延时模块并 送至第一可控输出缓冲器，0UT2输出反馈至第二上电冗余模块的延时去毛刺电路、数字辅 助延时模块并送至第二可控输出缓冲器，0UT3输出反馈至第S上电冗余模块的延时去毛刺 电路、数字辅助延时模块并送至第=可控输出缓冲器；
[0059] 出错检测及冗余输出控制模块的S个输入分别将接收的P0R_Goodl信号、P0R_ Good2信号、P0R_Good3信号进行比较，若P0R_Goodl信号、P0R_Good2信号、P0R_Good3信号均 相同，则出错检测及冗余输出控制模块的S个输出0UTU0UT2和0UT3均为高电平;若P0R_ Goodl信号与P0R_Good2信号和P0R_Good3信号不同，则OUTl为低电平，0UT2和0UT3为高电 平；若P0R_Good2信号与P0R_Goodl信号和P0R_Good3信号不同，则0UT2为低电平，OUTl和 0UT3为高电平;若P0R_Good3信号与P0R_Goodl信号和P0R_Good2信号不同，则0UT3为低电 平，OUTl和0UT2为高电平；
[0060] 当第一可控输出缓冲器，在接收到出错检测及冗余输出控制模块的输出信号为高 电平时，将第一上电冗余模块的输出P〇R_Goodl信号反相后输出；当第一可控输出缓冲器， 在接收到出错检测及冗余输出控制模块的输出信号为低电平时，第一可控输出缓冲器不输 出信号；
[0061] 当第二可控输出缓冲器，在接收到出错检测及冗余输出控制模块的输出信号为高 电平时，将第二上电冗余模块的输出P〇R_Good2信号反相后输出；当第二可控输出缓冲器， 在接收到出错检测及冗余输出控制模块的输出信号为低电平时，第二可控输出缓冲器不输 出信号；
[0062] 当第=可控输出缓冲器，在接收到出错检测及冗余输出控制模块的输出信号为高 电平时，将第S上电冗余模块的输出P0R_Good3信号反相后输出；当第S可控输出缓冲器， 在接收到出错检测及冗余输出控制模块的输出信号为低电平时，第=可控输出缓冲器不输 出信号。
[0063] 本发明采用出错检测及冗余输出控制模块对=个上电冗余模块的输出进行检测。 当空间粒子撞击上电复位电路时，若空间粒子撞击在某个上电冗余模块的电平监测模块 上，电平检测模块的输出将产生一个电流脉冲，运个电流脉冲传导到延时去毛刺电路时，运 个电流脉冲将被延时去毛刺电路当做毛刺去除，不会继续传导到下一级；当空间粒子撞击 在内部存储单元状态监测模块上或数字辅助延时模块内的存储单元或者寄存器时，都可能 使运些存储单元或者寄存器翻转，最后上电冗余模块产生一个错误的输出，出错检测及冗 余输出控制模块可W把该上电冗余模块检测出来，接着通过把发生单粒子效应导致输出出 错的上电冗余模块输出关闭，保证最终上电复位输出正确，同时把该子电路清零复位，使其 回到正确状态，清除了单粒子翻转的累积，从而实现抗单粒子翻转效应和抗单粒子瞬态效 应能力。
[0064] 本发明所述的电平监测模块如图2所示，包括：PMOS管M2、PM0S管M3、PM0S管M5、 PMOS管M6、NM0S管11、醒05管14、醒08管17、电容(：1、电容02、反相器;？]\?)8管12的栅极接地， PMOS管M2的源极连接电源VCC，PMOS管M2的漏极同时连接醒OS管Ml的栅极和漏极电容C1的 一端、PMOS管M3的栅极;NMOS管Ml的源极接地;电容Cl的另一端接电源VCC，NMOS管M4的栅极 连接电源VCC，PMOS管M3的源极连接电源VCC，PMOS管M3的漏极连接NMOS管M4的漏极、电容C2 的一端、PMOS管M5的漏极、PMOS管M6的栅极、NMOS管M7的栅极;NMOS管M4的源极接地;电容C2 的另一端接地;PMOS管M5的源极接电源VCC，PMOS管M5的栅极连接PMOS管M6的漏极和NMOS管 M7的漏极、反相器的输入端;PMOS管M6的源极连接电源VCC; NMOS管M7的源极接地;反相器的 输出端VCC_Good作为电平监测模块的输出。其只采用4个PMOS管、3个醒OS管和两个电容实 现了电平监测，与传统的电平监测相比，本发明使用的延时单元更少，使整体面积更小。
[0065] 本发明所述的电平监测模块中NMOS管Ml是大尺寸器件其宽长比为10 ,PMOS管M2是 倒比管宽长比为1/10，NM0S管Ml宽长比为PMOS管M2宽长比的100倍;PMOS管M3大尺寸器件其 宽长比为10，醒OS管M4是倒比管其宽长比为1/20, PMOS管M3的宽长比为醒OS管M4宽长比的 200倍。PMOS管M2和NMOS管M4是长远大于宽的倒比管，使PMOS管M2和NMOS管M4的亚阔值区漏 电很小，降低了整个模块的功耗。同时电源VCC小于醒OS管的开启阔值和PMOS管的开启阔值 时，电容Cl使节点NODl电压为电源VCC的电压值，电容C2使节点N0D2电压值为地；电源VCC大 于醒OS管的开启阔值和PMOS管的开启阔值中的一个时，由于NMOS与PMOS不能同时导通，仅 存在亚阔值区漏电，所W不会产生大电流；当电源VCC大于NMOS管的开启阔值和PMOS管的开 启阔值时，且小于醒OS管的开启阔值与PMOS管的开启阔值之和时，由于醒OS管Ml尺寸远大 于PMOS管M2，所W NOD1电压接近于醒OS管的开启阔值；由于PMOS管M3栅源电压小于PMOS管 的开启阔值，PMOS管M3截止，醒OS管M4使节点N0D2电压保持为地。最终电平监测模块输出 VCC_Good为低电平；电源VCC等于醒OS管的开启阔值与PMOS管的开启阔值之和时节点NODl 电压近似为醒OS管的开启阔值，PMOS管M3栅源电压为PMOS管的开启阔值开始导通。由于 PMOS管M3尺寸远大于NMOS管M4,节点N0D2电压瞬间被M3拉高至电源VCC的电压值，电平监测 模块输出VCC_Good由低电平变为高电平；当电源VCC大于NMOS管的开启阔值与PMOS管的开 启阔值之和时，节点NODl电压始终为NMOS管的开启阔值，PMOS管M3常开，节点N0D2电压始终 为电源VCC电压，电平监测模块输出VCC_Good为高电平。
[0066] 本发明所述的延时去毛刺电路如图3所示，包括:与口 AND31、反相器INV31、反相器 INV32、反相器INV33、反相器INV34、电容C31、电容C32、电容C33和与非口 NAND31;
[0067] 与口 AND31的一个输入端为VCC_Good连接电平监测模块的输出VCC_Good，另一个 输入端为ER_RST连接出错检测及冗余输出控制模块的输出，其中第一上电冗余模块的延时 去毛刺电路连接出错检测及冗余输出控制模块的输出0UT1、第二上电冗余模块的延时去毛 刺电路连接出错检测及冗余输出控制模块的输出0UT2相连、第S上电冗余模块的延时去毛 刺电路连接出错检测及冗余输出控制模块的输出0UT3 ;与口AND31的输出端连接反相器 INV31的输入端，同时连接与非口NAND31的一个输入端和电容C31的一端；电容C31的另一端 连接电源VCC;反相器INV31的输出端连接电容C32的一端的同时连接反相器INV32的输入 端；电容C32的另一端接地;反相器INV32的输出端连接反相器INV33的输入端;反相器INV33 的输出端连接反相器INV34的输入端;反相器INV34的输出端连接电容C33的一端的同时连 接与非口NAND31的另一个输入端；电容C33的另一端连接到电源VCC;与非口NAND31的输出 端化wer_Good作为延时去毛刺电路的输出。
[0068] 在本上电冗余模块未发生单粒子效应时，延时去毛刺电路的ER_RST输入端接收的 出错检测及冗余输出控制模块的输出为高电平，当本上电冗余模块发生单粒子效应时，延 时去毛刺电路的ER_RST输入端接收的出错检测及冗余输出控制模块的输出变为低电平，延 时去毛刺电路把运个低电平信号传导到内部存储单元状态监测模块。
[0069] 本发明所述的内部存储单元状态监测模块如图4所示，包括:反相器INV41、反相器 INV42、……、反相器INV4n、存储单元SRAM41、存储单元SRAM42、……、存储单元SRAM4n、NM0S 管M41、NM0S管M42、NM0S管……、NM0S管M4n、或口0R4n; n为正整数，n大于等于3，具体数值可 根据实际电路需要进行调整；
[0070] 反相器INV41的输入端连接到延时去毛刺电路的输出端Power_Good，同时连接到 反相器INV42的输入端(反相器INV43到反相器INV4n-l的连接关系与反相器INV42相同）、反 相器INV4n的输入端、存储单元SRAM41的R输入端、存储单元SRAM42的R输入端（存储单元 SRAM43到存储单元SRAM4n-l的连接方式与存储单元SRAM42的相同）、存储单元SRAM4n的踐俞 入端、醒OS管M41的栅极、NMOS管M42的栅极(NMOS管M43到NMOS管Mn-I的连接关系与NMOS管 M42相同）、醒OS管Mn的栅极;反相器INV41的输出端连接到存储单元SRAM41的RN输入端;反 相器INV42的输出端连接到存储单元SRAM42的RN输入端;反相器INV4n的输出端连接到存储 单元SRAM4n的RN输入端;存储单元SRAM41的Z输出端连接到或口 0R4n的第一输入端;存储单 元SRAM41的ZN输出端连接到NMOS管M41的漏极;存储单元SRAM42的Z输出端连接到或口 0R4n 的第二输入端;存储单元SRAM42的ZN输出端连接到醒OS管M42的漏极;存储单元SRAM4n的Z 输出端连接到或口 〇R4n的第n输入端；存储单元SRAM4n的ZN输出端连接到醒OS管Mn的漏 极;NMOS管M41的源极接地;NMOS管M42的源极接地;醒OS管M4n的源极接地;或口 0R4n的P0R_ Latch输出端连接到存储单元SRAM41的WL、存储单元SRAM42的WL输入端、存储单元SRAM4n的 WL输入端，同时作为内部存储单元状态监测模块的输出。
[0071] 化wer_Good为高时，存储单元SRAM41、存储单元SRAM42(存储单元SRAM43到存储单 元SRAM4n-l的状态变化与存储单元SRAM42相同）、存储单元SRAM4n处于写高电平的状态，或 口〇R4n的输入均为高电平，其输出P0R_Latch为高。Power_Good从高变为低时，存储单元 SRAM41、存储单元SRAM42、存储单元SRAM4n被写入低电平，写入完成后，或口0R4n的输入全 部变为低电平，或口 〇R4n的输出P0R_Latch变为低。通过存储单元SRAM41、存储单元SRAM42、 存储单元SRAM4n的写入过程，确保了电源VCC的电压值处于运些类型的存储单元都是可W 顺利写入的区间，保证多种存储单元都
[0072] 本发明所述的数字辅助延时模块如图5所示，包括:与口 AND51、振荡器0SC、寄存器 FF51、寄存器FF52、寄存器FF53、寄存器FF54、寄存器FF55、寄存器FF56、寄存器FF57、寄存器 FF58、寄存器 FF59;
[0073] 与口AND51的一个输入端为ER_RST连接出错检测及冗余输出控制模块的输出，其 中第一上电冗余模块的延时去毛刺电路连接出错检测及冗余输出控制模块的输出0UT1、第 二上电冗余模块的延时去毛刺电路连接出错检测及冗余输出控制模块的输出0UT2相连、第 S上电冗余模块的延时去毛刺电路连接出错检测及冗余输出控制模块的输出0UT3;与