异步逐次逼近型模数转换电路的制作方法
【专利摘要】一种异步逐次逼近型模数转换电路，所述异步逐次逼近型模数转换电路包括：比较电路、异或门电路、异步逐次逼近逻辑电路、非门电路、与门电路、或门电路、亚稳态检测电路以及数模转换电路。亚稳态检测电路在检测到比较器亚稳态后，停止后续比较，将当前输出作为异步逐次逼近型模数转换电路。下次采样信号的到来后，异步逐次逼近型模数转换电路正常开始下次模数转换。由于在亚稳态出现时，异步逐次逼近逻辑电路的输出和输入的模拟信号值误差已在电路精度的允许范围内，从而异步逐次逼近型模数转换电路在比较电路出现亚稳态的情形下依然可以输出可信比较结果，并且本发明实施例并未改变异步逐次逼近逻辑电路的内部结构，易于实施。
【专利说明】
异步逐次逼近型模数转换电路
技术领域
[0001]本发明涉及电子技术领域，尤其是涉及一种异步逐次逼近型模数转换电路。
【背景技术】
[0002]异步逐次逼近型模数转换电路(ASAR ADC, Asynchronous SuccessiveApproximat1n Register Analog-to-Digital Converter)是一种常用的模数转换器，图1为一种现有的异步逐次逼近型模数转换电路(ASAR ADC, Asynchronous SuccessiveApproximat1n Register Analog-to-digital Converter) 10，主要包括以下部分:比较电路102、异或门电路103、异步逐次逼近逻辑电路(Asynchronous SAR Logic) 104以及数模转换电路(DAC) 101。
[0003]输入信号Vin连接至比较电路102，比较电路输出电压V 连接至异或门电路103并连接至异步逐次逼近逻辑电路104，异或门电路103输出连接至异步逐次逼近逻辑电路104，异步逐次逼近逻辑电路104根据输入信号进行逻辑运算，得到数字输出信号作为输出，得到控制信号连接至数模转换电路101的控制信号输入端，数模转换电路101的输出信号连接至比较电路102另一输入端。
[0004]异步逐次逼近型模数转换电路相比同步逐次逼近型模数转换电路速度较快，但存在比较电路的亚稳态问题。
【发明内容】
[0005]本发明解决的问题是异步比较电路的亚稳态问题。
[0006]为解决上述问题，本发明提供一种异步逐次逼近型模数转换电路，所述异步逐次逼近型模数转换电路包括:
[0007]比较电路、异或门电路、异步逐次逼近逻辑电路、非门电路、与门电路、或门电路、亚稳态检测电路以及数模转换电路；
[0008]所述比较电路的第一输入端与输入模拟信号相连接，所述比较电路的第一输出端与所述异步逐次逼近逻辑电路的第一输入端以及所述异或门电路的第一输入端相连接，所述比较电路的第二输出端与所述异步逐次逼近逻辑电路第二输入端以及所述异或门电路的第二输入端相连接，所述异或门电路输出端与所述异步逐次逼近逻辑电路第三输入端相连接；
[0009]所述异步逐次逼近逻辑电路控制信号输出端与所述或门电路第一输入端相连接，所述或门电路输出端与所述亚稳态检测电路输入端以及所述比较电路使能端相连接；
[0010]所述亚稳态检测电路输出端与所述与门电路第一输入端相连接，时钟信号通过所述非门电路与所述与门电路第二输入端相连接，所述与门电路输出端与所述或门电路第二输入端相连接；
[0011]所述数模转换电路的输入端与所述异步逐次逼近逻辑电路的输出端相连接，所述数模转换电路的输出端与所述比较电路的第二输入端相连接；
[0012]所述异步逐次逼近逻辑电路的输出端与所述异步逐次逼近型模数转换电路的数字信号输出端相连接。
[0013]可选的，所述比较电路包括全差分输入输出比较电路。
[0014]可选的，所述亚稳态检测电路结构包括:N个与门电路；
[0015]所述N个与门电路的第一输入端均与所述亚稳态检测电路输入端相连接，第η与门电路的第二输入端与第η-1与门电路的输出端相连接，其中，2彡n ^ N ；
[0016]第N与门电路的输出端与所述亚稳态检测电路输出端相连接。
[0017]可选的，所述N个与门电路中N的取值由所述亚稳态检测电路对亚稳态的判定标准决定。
[0018]根据权利要求1所述的异步逐次逼近型模数转换电路，其特征在于，所述模数转换电路包括:纯电阻型模数转换电路、电阻电容混合型模数转换电路以及纯电容型模数转换电路。
[0019]可选的，所述异步逐次逼近型模数转换电路还包括:锁存电路，所述锁存电路的输入端连接所述输入模拟信号，所述锁存电路的输出端连接所述比较电路的第一输入端。
[0020]与现有技术相比，本发明实施例的技术方案具有以下优点:由于在亚稳态出现时，异步逐次逼近逻辑电路的输出和输入的模拟信号值误差已在电路精度的允许范围内，在亚稳态检测电路检测到比较电路的电路亚稳态后，输出高电平使得所述异或门电路的输出也为高，使得亚稳态检测电路、与门电路、或门电路组成的环路构成一个锁定环路，此时异步逐次逼近逻辑电路不能打破这个环路，比较器一直停滞在此比较状态，异步逐次逼近逻辑电路的输出就是最终输出结果，在下次采样之前均可以读取。下一个采样信号，即时钟信号的高电平同时，将亚稳态检测电路、与门电路、或门电路维持的锁定环路打破并复位到正常状态。从而异步逐次逼近型模数转换电路在比较电路出现亚稳态的情形下依然可以输出可信比较结果，并且本发明实施例并未改变异步逐次逼近逻辑电路的内部结构，易于实施。
[0021]进一步，通过改变亚稳态检测电路的内部结构，设定不同的最长容忍时间，使得亚稳态的判断标准可以根据具体情况设定，从而提升了异步逐次逼近型模数转换电路的灵活性。
【附图说明】
[0022]图1是一种现有的异步逐次逼近型模数转换电路；
[0023]图2是本发明一实施例中异步逐次逼近型模数转换电路；
[0024]图3是比较电路比较所需时间与输入电压差的关系；
[0025]图4是一种异步逐次逼近型模数转换电路内部状态与外部时钟关系；
[0026]图5是本发明一实施例中亚稳态检测电路；
[0027]图6是本发明一实施例中异步逐次逼近型模数转换电路的时序图。
【具体实施方式】
[0028]如前所述，现有的异步逐次逼近型模数转换电路相比同步逐次逼近型模数转换电路速度较快，但存在比较电路的亚稳态问题。
[0029]针对这一问题，本发明实施例的技术方案具有以下优点:由于在亚稳态出现时，异步逐次逼近逻辑电路的输出和输入的模拟信号值误差已在电路精度的允许范围内，在亚稳态检测电路检测到比较电路的电路亚稳态后，输出高电平使得所述异或门电路的输出也为高，使得亚稳态检测电路、与门电路、或门电路组成的环路构成一个锁定环路，此时异步逐次逼近逻辑电路不能打破这个环路，比较器一直停滞在此比较状态，异步逐次逼近逻辑电路的输出就是最终输出结果，在下次采样之前均可以读取。下一个采样信号，即时钟信号的高电平同时，将亚稳态检测电路、与门电路、或门电路维持的锁定环路打破并复位到正常状态。从而异步逐次逼近型模数转换电路在比较电路出现亚稳态的情形下依然可以输出可信比较结果，并且本发明实施例并未改变异步逐次逼近逻辑电路的内部结构，易于实施。本发明实施例通过改变亚稳态检测电路的内部结构，设定不同的最长容忍时间，使得亚稳态的判断标准可以根据具体情况设定，从而提升了异步逐次逼近型模数转换电路的灵活性。
[0030]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0031]图2本发明一实施例中异步逐次逼近型模数转换电路，下面参照图2，对本发明实施例进行详细说明。
[0032]图2所示的发明实施例异步逐次逼近型模数转换电路20包括:数模转换电路201、比较电路202、异或门电路203、异步逐次逼近逻辑电路204、非门电路205、与门电路206、或门电路207以及亚稳态检测电路208。
[0033]其中，比较电路202用于对第一输入端2021、第二输入端2022的输入信号进行比较，比较结果通过输第一出端和第二输出端输出，第一出端和第二输出端输出的输出信息号电平的高低相反。在本发明实施例中，选用两路输出的比较电路202有利于产生后续处理所需的标志信号。
[0034]上述比较电路202的第一输入端2021与需进行模数转换的模拟信号相连，第一输出端和第二输出端连接至异或门电路203的两个输入端，将比较电路202的两路输出信号进行异或运算，由于比较电路202只有在比较完成输出比较结果时第一输出端和第二输出端的输出信号才会有不同，故通过异或门电路203的输出结果标志信号可以获何时适比较电路202完成了一次比较。比较电路的第一输出端连接到异步逐次逼近逻辑电路204，第二输出端将比较结果提供给异步逐次逼近逻辑电路204，以便于异步逐次逼近逻辑电路204完成相应的逻辑功能。
[0035]异步逐次逼近逻辑电路204的输出端与数模转换电路201的输入端相连，模数转换电路201的输出端与比较电路202的第二输入端2022相连，为比较电路第一输入端2021输入的模拟信号提供参考电压。异步逐次逼近逻辑电路204的控制信号输出端分别与比较电路202的使能信号输入端和亚稳态检测电路208的输入端相连，将异步逐次逼近逻辑电路204、亚稳态检测电路208，比较电路202通过亚稳态检测电路208的输出信号决定其工作状态。由于在亚稳态出现时，异步逐次逼近逻辑电路204的输出和输入的模拟信号值误差已在电路精度的允许范围内，在亚稳态检测电路208检测到比较电路的电路亚稳态后，输出高电平使得所述异或门电路203的输出为高，亚稳态检测电路208、与门电路206、或门电路207组成的环路构成一个锁定环路，此时异步逐次逼近逻辑电路204不能打破这个环路，比较器一直停滞在此比较状态，异步逐次逼近逻辑电路204的输出就是最终输出结果，在下次采样之前均可以读取。下一个采样信号，即时钟信号的高电平同时，将亚稳态检测电路208、与门电路206、或门电路207维持的锁定环路打破并复位到正常状态。从而异步逐次逼近型模数转换电路20在比较电路出现亚稳态的情形下依然可以输出可信比较结果，并且本发明实施例并未改变异步逐次逼近逻辑电路的内部结构，易于实施。
[0036]比较电路一般都存在亚稳态的问题，如图3所示，当比较电路两个输入端的电压差非常小时，例如在X点，比较电路需要更多的时间才能比较出正确结果。当比较电路输入端的电压差很大时，例如在Y点，所需要的时间会稳定在一个最小的器件延迟时间。图4所示的一种异步逐次逼近型模数转换电路内部状态与外部时钟关系可以看出，尽管每位比较所需时间长短不同，异步逐次逼近型模数转换电路最终需要在一个外部时钟周期内完成所有位的比较，但是亚稳态问题的存在使异步逐次逼近型模数转换电路在出现亚稳态的位花去更多的时间比较，导致在一个时钟周期内不能完成所有位的比较，影响了异步逐次逼近型模数转换电路的效果，也大大限制了异步逐次逼近型模数转换电路的应用。
[0037]图2所示的异步逐次逼近型模数转换电路中，异步逐次逼近逻辑电路204完成前对述异步逐次逼近型模数转换电路的控制，异步逐次逼近逻辑电路204内部包含逻辑电路和寄存器，根据模数转换位数的不同，异步逐次逼近逻辑电路206内部逻辑电路结构和寄存器的个数不同。其中一种异步逐次逼近逻辑电路204的工作原理如下:在模数转换开始前先将所有寄存器清零。开始转换以后，时钟脉冲首先将寄存器最高位置成1，使输出数字为100…O。这个数码被数模转换器转换成相应的模拟电压，送到比较电路202的第一输入端2022，与比较电路202的第一输入端2021点的电压进行比较。若模转换器转换相应数码的模拟电压>输入模拟信号Vin，说明数字过大了，故将最高位的I清除；若转换器转换相应数码的模拟电压<输入模拟信号Vin，说明数字还不够大，应将最高位的I保留。然后，再按同样的方式将次高位置成1，并且经过比较以后确定这个I是否应该保留。这样逐位比较下去，一直到最低位为止。比较完毕后，寄存器中的状态就是所要求的数字量输出。可见逐次逼近转换过程与用天平称量一个未知质量的物体时的操作过程一样，只不过使用的砝码质量一个比一个小一半。本发明实施例的亚稳态检测电路的输出通过所述电容连接至比较电路的输入端，使得所述模数转换电路脱离亚稳态，对异步逐次逼近逻辑电路不做改变，从而更易实施的复杂度。
[0038]在具体实施中，比较电路202可以是全差分输入输出比较电路。
[0039]图5是本发明一实施例中亚稳态检测电路，其中N值为5。亚稳态检测电路50结构由5个与门构成，第一与门电路501至第五与门电路505。第一与门电路501的第一输入端和第二输入端均与异步逐次逼近逻辑电路的控制信号输出端相连，异步逐次逼近逻辑电路的控制信号由此输入；第一与门电路501至第五与门电路505的第二输入端均连接至异步逐次逼近逻辑电路的控制信号输出端相连；第一与门电路501的输出端与第二与门电路502的第一输入端相连，第二与门电路502的输出端与第三与门电路503的第一输入端相连，第三与门电路502的输出端与第四与门电路504的第一输入端相连，第四与门电路502的输出端与第五与门电路505的第一输入端相连，第五与门电路505的输出端作为所述亚稳态检测电路的数字信号输出端。
[0040]在具体实施中，模数转换电路可以是纯电阻型模数转换电路，也可以是电阻电容混合型模数转换电路，还可以是纯电容型模数转换电路，适用范围广。
[0041]图6是本发明一实施例中异步逐次逼近型模数转换电路的时序图。在异步逐次逼近逻辑电路输出的控制信号的上升沿到来时，比较电路开始比较，比较过程结束后，比较电路202的两路输出电压％_不再一致，标志信号的电平发生变化。在上述过程中，如果比较器比较所用时间小于根据对亚稳态的判定标准事先设定的容忍时间t%t，比较器的比较时间如图中tl，则此位比较顺利结束；如果比较器比较所用时间大于根据对亚稳态的判定标准事先设定的容忍时间tset，如图中t2，则亚稳态检测电路的输出信号电平发生变化，述亚稳态检测电路给出一个高电平使得比较器停止后续位的比较，比较器一直停滞在此比较状态，异步逐次逼近逻辑电路的输出就是最终输出结果，在下次采样之前均可以读取。下一个采样信号，即时钟信号的高电平同时，将亚稳态检测电路、与门电路、或门电路维持的锁定环路打破并复位到正常状态。从而异步逐次逼近型模数转换电路在比较电路出现亚稳态的情形下依然可以输出可信比较结果，并且本发明实施例并未改变异步逐次逼近逻辑电路的内部结构，易于实施。
[0042]由于在亚稳态出现时，异步逐次逼近逻辑电路的输出和输入的模拟信号值误差已在电路精度的允许范围内，本发明实施例在亚稳态检测电路检测到比较电路的电路亚稳态后，输出高电平使得所述异或门电路的输出也为高，使得亚稳态检测电路、与门电路、或门电路组成的环路构成一个锁定环路，此时异步逐次逼近逻辑电路不能打破这个环路，比较器一直停滞在此比较状态，异步逐次逼近逻辑电路的输出就是最终输出结果，在下次采样之前均可以读取。下一个采样信号，即时钟信号的高电平同时，将亚稳态检测电路、与门电路、或门电路维持的锁定环路打破并复位到正常状态。从而异步逐次逼近型模数转换电路在比较电路出现亚稳态的情形下依然可以输出可信比较结果，并且本发明实施例并未改变异步逐次逼近逻辑电路的内部结构，易于实施。本发明实施例通过改变亚稳态检测电路的内部结构，设定不同的最长容忍时间，使得亚稳态的判断标准可以根据具体情况设定，从而提升了异步逐次逼近型模数转换电路的灵活性。
[0043]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种异步逐次逼近型模数转换电路，其特征在于，包括: 比较电路、异或门电路、异步逐次逼近逻辑电路、非门电路、与门电路、或门电路、亚稳态检测电路以及数模转换电路； 所述比较电路的第一输入端与输入模拟信号相连接，所述比较电路的第一输出端与所述异步逐次逼近逻辑电路的第一输入端以及所述异或门电路的第一输入端相连接，所述比较电路的第二输出端与所述异步逐次逼近逻辑电路第二输入端以及所述异或门电路的第二输入端相连接，所述异或门电路输出端与所述异步逐次逼近逻辑电路第三输入端相连接; 所述异步逐次逼近逻辑电路控制信号输出端与所述或门电路第一输入端相连接，所述或门电路输出端与所述亚稳态检测电路输入端以及所述比较电路使能端相连接； 所述亚稳态检测电路输出端与所述与门电路第一输入端相连接，时钟信号通过所述非门电路与所述与门电路第二输入端相连接，所述与门电路输出端与所述或门电路第二输入端相连接； 所述数模转换电路的输入端与所述异步逐次逼近逻辑电路的输出端相连接，所述数模转换电路的输出端与所述比较电路的第二输入端相连接； 所述异步逐次逼近逻辑电路的输出端与所述异步逐次逼近型模数转换电路的数字信号输出端相连接。2.根据权利要求1所述的异步逐次逼近型模数转换电路，其特征在于，所述比较电路包括全差分输入输出比较电路。3.根据权利要求1所述的异步逐次逼近型模数转换电路，其特征在于，所述亚稳态检测电路结构包括:N个与门电路，N为自然数； 所述N个与门电路的第一输入端均与所述亚稳态检测电路输入端相连接，第η与门电路的第二输入端与第η-1与门电路的输出端相连接，其中，2彡n ^ N ； 第N与门电路的输出端与所述亚稳态检测电路输出端相连接。4.根据权利要求3所述的异步逐次逼近型模数转换电路，其特征在于，所述N个与门电路中N的取值由所述亚稳态检测电路对亚稳态的判定标准决定。5.根据权利要求1所述的异步逐次逼近型模数转换电路，其特征在于，所述模数转换电路包括:纯电阻型模数转换电路、电阻电容混合型模数转换电路以及纯电容型模数转换电路。6.根据权利要求1所述的异步逐次逼近型模数转换电路，其特征在于，还包括:锁存电路，所述锁存电路的输入端连接所述输入模拟信号，所述锁存电路的输出端连接所述比较电路的第一输入端。
【文档编号】H03M1/38GK105991138SQ201510051478
【公开日】2016年10月5日
【申请日】2015年1月30日
【发明人】荀本鹏, 刘飞, 郭萌萌, 唐华, 杨海峰
【申请人】中芯国际集成电路制造(上海)有限公司