电路400依次电性连接。其中，偏置电路用于提供偏置电流;双 差分输入电路与有源负载连接，用于实现输入共模电压范围内达到轨对轨及在整个共模输 入范围内跨导恒定;输出缓冲电路，通过采用两级反相器电路实现比较信号输出。
[0019] 作为一个具体的实施例，参见图1，偏置电路包括偏置电流源化s、NM0S管MNUNMOS 管丽2 W及PMOS管MPl;醒OS管丽1的漏极接偏置电流源化S;醒OS管丽1的漏极和栅极相连； 醒OS管丽1的源级接地;醒OS管丽1的栅极与NMOS管丽2的栅极相连;NMOS管丽2的栅极与双 差分输入电路相连;匪OS管MN2的源级接地;匪OS管MN2的漏极与PMOS管MPl的漏极相连； PMOS管MPl的源极接电源电压VDD; PMOS管MPl的漏极和栅极相连。
[0020] 双差分输入电路包括电压信号正极输入端Vinp、电压信号负极输入端Vinn、PM0S 管MP2、PMOS管MP6、PMOS管MP7、PMOS管MP12、醒OS管MN6、醒OS管MN7、醒OS管MNl2、匪OS管 MN3; PMOS管MP2的源级接电源电压V孤，PMOS管MP2的漏级与PMOS管MP7的源级、PMOS管MP12 的源级W及醒OS管丽6的源级相连;PMOS管MP2的栅极与PMOS管MPl的栅极W及有源负载相 连，PMOS管MP6的栅极与NMOS管丽6的栅极W及电压信号负极输入端Vinn相连，PMOS管MP6的 漏极与有源负载相连，PMOS管MP6的源级与PMOS管MP12的源级连接，MOS管MP7的栅极与NMOS 管MN7的栅极W及电压信号正极输入端Vinp相连，PMOS管MP7的漏极与有源负载相连，PMOS 管MP7的源级与PMOS管MP12的源级连接，PMOS管MP12的栅级与漏极连接，PMOS管MP12的栅级 与醒OS管丽12的栅级连接，PMOS管MP12的漏级与醒OS管MN12的漏级连接，醒OS管MN12的栅 级与漏极连接，醒OS管丽12的源级与NMOS管MN6的源级、NMOS管丽7的源级W及NMOS管丽3的 漏级连接，醒OS管MN6的栅级接电压信号负极输入端Vinn，NMOS管MN6的漏级与有源负载相 连，NMOS管丽7的栅级接电压信号正极输入端Vi吨，NMOS管丽7的漏级与有源负载相连，NMOS 管丽3的栅极与NMOS管丽2的栅极连接，NMOS管丽3的源级接地。
[0021] 有源负载包括 PMOS 管 MP3、PMOS 管 MP4、PMOS 管 MP8、PMOS 管 MP9、NMOS 管 MN4、NMOS 管 丽5、醒OS管丽8、醒OS管丽9、偏置电压Vbs 1及偏置电压Vbs 2; PMOS管MP3的源极接电源电压 VDD，PMOS管MP3的栅极与PMOS管MP2的栅极、PMOS管MP4的栅极W及输出缓冲电路连接，PMOS 管MP3的漏极与NMOS管MN6的漏级W及PMOS管MP8的源极连接，PMOS管MP8的栅极连接偏置电 压Vbs 1的一端，偏置电压Vbs 1的另一端接地，PMOS管MP8的漏级与NMOS管丽8的漏级W及输 出缓冲电路连接，醒OS管MN8的栅极连接偏置电压Vb S 2的一端，偏置电压Vbs 2的另一端接 地，NMOS管丽8的源极与PMOS管MP6的漏级W及醒OS管丽4的漏级连接，醒OS管丽4的源极接 地，NMOS管丽4的栅极与醒OS管丽5的栅极W及醒OS管丽9的漏级连接，醒OS管丽5的源极接 地，NMOS管丽5的漏级与PMOS管MP7的漏级W及醒OS管丽9的源极连接，醒OS管丽9的栅极与 醒OS管MN8的栅级W及偏置电压Vb S 2的一端连接，述醒OS管MN9的漏级与醒OS管MN5的栅极 W及PMOS管MP9的漏级连接，PMOS管MP9的栅极与PMOS管MP8的栅极W及偏置电压Vbsl的一 端连接，PMOS管MP9的源极与NMOS管MN7的漏级W及PMOS管MP4的漏级连接，PMOS管MP4的栅 极与NMOS管MN3的栅极、PMOS管MP2的栅极W及输出缓冲电路连接，PMOS管MP4的源极接电源 电压VDD。
[0022] 输出缓冲电路包括PMOS管MP5、PMOS管MP10、PMOS管MP11、匪OS管MNl 0和醒OS管 MNl 1; PMOS管MP5的源极接电源电压VDD，PMOS管MP5的栅极与PMOS管MP2的栅极连接，PMOS管 MP5的漏级与PMOS管MP10的源极连接，PMOS管MP10的栅极与PMOS管MP8的漏级、NMOS管MN8的 漏级W及匪OS管MNl 0的栅极连接，匪OS管丽10的源极接地，醒OS管MNl 0的漏级与PMOS管 MP10的漏级、PMOS管MP1的栅极W及NMOS管MNl 1的栅极连接，PMOS管MP11的源极接电源电压 VDD，PMOS管MPl 1的漏级与醒OS管MNl 1的漏级W及输出端Vout连接，醒OS管MNl 1的源极接 地。
[0023] 为了实现了共模输入电压范围的最大化，达到轨对轨，本实用新型的输入级采用 醒OS差分输入对(NMOS管丽6和NMOS管丽7)和PMOS差分输入对(PMOS管MP6和PMOS管MP7)并 联结构，可W在全电压范围内进行比较，实现了共模输入电压范围的最大化，具体说明如 下：
[0024] (1)当输入共模电压较低，即共模电压Vin小于Vthn时（其中Vthn为醒OS的阔值电 压），Vf g (节点f和g之间的电压差）比较低，也不足W使MNl 2和MP12同时导通，运时仅PMOS差 分输入对工作，假设VinrKVinp，则MP6导通，MP7截止，那么，通过MN8和MN4连结点a的电压信 号为高电平，MN9和MN5连结点b为低电平，进而通过MP8和MN8连结点C为高电平，最后，电压 信号通过采用两级反相器连接的输出缓冲电路，得到输出电压Vout为高电平;假设Vinn〉 Vi吨，则MP6截止，MP7导通，那么，通过MN8和丽4连结点a的电压信号为低电平，丽9和丽5连 结点为高电平，进而通过MP8和MN8连结点C为低电平，最后，电压信号通过采用两级反相器 连接的输出缓冲电路，得到输出电压Vout为低电平。
[0025] (2)当输入共模电压较高，即Vin大于VDD-Vthp(其中Vthp为输入PMOS的阔值电压） 且小于V孤时，Vfg(节点f和g之间的电压差）比较低，运时仅NMOS差分输入对工作，假设Vinn <Vi吨，则MN6截止，MN7导通，那么，通过MP3和MP8连结点d为高电平，MP4和MP9连结点e为低 电平，进而通过MP8和MN8连结点C为高电平，最后，电压信号通过采用两级反相器连接的输 出缓冲电路，得到输出电压Vout为高电平;假设Vinn〉Vi叩，则丽6导通，丽7截止，那么通过 MP3和MP8连结点d为低电平，MP4和MP9连结点e为高电平，进而通过MP8和MN8连结点C为低电 平，最后，电压信号通过采用两级反相器连接的输出缓冲电路，得到输出电压Vout为低电 平。
[00%] (3)当输入共模电压在中间范围时，即Vin处于Vthn和VDD-Vthp之间时，Vf g (节点f 和g之间的电压差)较高，高于MP12域值Vthp与MN12域值Vthp之和，使MN12和MP12同时导通， 此时醒OS差分输入对和PMOS差分输入对同时导通，假设VinrKVi叩，则丽6截止，MN7导通， MP6导通，MP7截止，由于NMOS差分输入对和PMOS差分输入对并联连接，因此，最后得到的输 出电压Vout为高电平;假设Vinn〉Vinp，则MN6导通，MN7截止，MP6导通，MP7截止，由于NMOS差 分输入对和PMOS差分输入对并联连接，因此，最后得到的输出电压Vout为低电平；
[0027] 综上，本实用新型采用的醒OS差分输入对和PMOS差分输入对并联连接结构，可W 在全电压范围内进行比较，实现了共模输入电压范围的最大化，达到轨对轨。
[0028] 为了实现在整个共模输入范围内达到恒定跨导特性，满足无线充电控制忍片对共 模输入范围和跨导的特殊要求。
[0029] 本实用新型通过合理设计晶体管(NMOS和PMOS)尺寸，实现电路共模输入范围S个 区域(仅NMOS差分输入对导通、仅PMOS差分输入对导通及NMOS和PMOS差分输入对管同时导 通)的跨导一样大，即在整个共模输入范围内维持跨导恒定。
[0030] 作为一个具体方案:醒OS管丽3的尺寸是醒OS管丽1尺寸的8倍，NMOS管丽1的尺寸 与醒OS管MN2的尺寸相等，PMOS管MP2的尺寸是PMOS管MPl尺寸的8倍，PMOS管MP6的尺寸与 PMOS管MP7的尺寸相等，NMOS管MN6的尺寸与NMOS管MN7的尺寸相等。
[0031] 恒定跨导特性说明如下：
[0032] 如图1如示，假设偏置电路中偏置电流源的电流大小为Ibs，晶体管(PMOS或醒OS) 单位面积的栅氧化层电容为(：〇义，？105管的空穴迁移率为4。，？105管1?6的管子尺寸为(胖/ L)mp6，NM0S管的电子迁移率为iin，NM0S管丽6的管子尺寸为(W/L)mn6;
[0033] 为了便于理解，可将电路共模输入范围分为S个区域，分别是仅NMOS差分输入对 导通、仅PMOS差分输入对导通及NMOS和PMOS差分输入对管同时导通。具体说明如下：
[0034] 1).共模输入电压比较低时，即Vin小于Vthn时，Vfg(节点f和g之间的电压差）比较 低，也不足W使