专利名称：应用在接收器的多取样数据回复电路及方法
技术领域：
本发明涉及数据传输通讯系统，特别是关于-■种应用在接收器的多取样数据回复电路及方法。
背景技术：
—般而目，通讯系统包括一发送器及 一 接收器用以发送及接收数据，由于在数据传送的过程中可能因外部环境干扰而发生变化，因此接收器中将包含一数据回复电路来确保数据是正确的。图1为传统的数据回复电路1 0 0，其包括 一 锁存电路1 0 2 ，在发送邸 益送出数据DIN的同时，产生 一 时钟信号CLK对应数据DIN ，使得数据回复电路1 0 0可以根据时钟信号CLK来确认正确的数据。图2显示 一 个单位间隔(Unit Interval; UI)的数据DIN， UI也称为单位位时间(bit time),其为数据速率(data rate)的倒数，也就是 说，当10总线中的数据速率增加时，UI的长度将缩短， 箭头l 0 4表示时钟信号CLK由低准位转为高准位的位置。接收器具有一时间余裕(timing margin),当 10总线中的数据速率增加时，时间余裕将减少。时间 余裕越高，发送器及接收器之间的通讯稳定性也越高， 在理想状态下，如图2所示，有效的时间余裕(timing margin )等于一个UI 。然而，数据DIN在传送时可能因传送环境的不稳 定或不理想而使数据边缘产生抖动(jitter),此外， 也可能因数据DIN与时钟信号CLK传送的延迟时间不 同而产生偏移(skew)。图3显示数据DIN边缘发生抖 动时的清况。图4显示数据DIN比时钟信号CLK晚到 的情况，其中箭头1 0 4向前偏移Tskew。图5显示数 据DIN比时钟信号CLK早到的情况，其中箭头1 0 4 向后偏移Tskew。图6系图4及图5的叠加图。在考虑 抖动的情况下，如图3所示，假设抖动的区间大小为 TJ，那么有效的时间余裕Tm = UI-TJ 公式1若将偏移的情况也考虑在内，如图6所示，在扣 除抖动及偏移的影响后，有效的时间余裕Tm二UI-T了- 2 Tskew 公式2如前所述，当数据速率增加时，UI将减少，因此 随着数据速率的提高，抖动及偏移已成为造成通讯不稳定的主因，举例来说，当数据速率为2 5 0 Mb it/s 时，UI将为"s， 假设 TJ二lns， Tskew二lns， 根据 公式2可求得时间余裕Tm= 1 ns，故在数据速率为2 5 0 Mbit/s的情况下，接收器还能容许这样的抖动及偏 移，但当数据速率提高为4 0 0 Mbit/s时，UI将縮小 为2 . 5 ns，根据公式2可得知时间余裕Tm = - 0 . 5 ns， 是以接收器无法容许这样的抖动及偏移的发生。在己知技术中， 一般使用多取样技术来改善抖动及偏移造成的影响，有关多取样技术可参照美国专利 公开第2 0 0 4 / 0 0 0 5 0 2 1号、美国专利公开第2 0 04/0 0 22 1 9 6号及美国专利公开第2 004/0042577号。然而，已知实现多取样技术的电路较复杂，故成本也较高。因此， 一种低成本的多取样数据回复电路的出现，乃为业界所期待。发明内容本发明的目的之一，在于提出一种低成本的多取 样数据回复电路。本发明的目的之一，在于提出一种增加接收器时 间余裕的多取样数据回复电路。根据本发明， 一种应用在接收器的多取样数据回 复电路包括一第一取样电路，以一第一频率取样一输入数据产生一第一取样数据；一第二取样电路，以一第二频率取样该输入数据 产生一第二取样数据，该第一频率超前该第二频率一第 一 时间；一第三取样电路，以一第三频率取样该输入数据 产生一第三取样数据，该第二频率超前该第三频率一 第二时间；一边缘侦测电路，根据该第一、第二及第三取样 数据判断该输入数据之边缘的位置，并据以产生一检 测信号；以及一状态机，根据检测信号产生 一 选择信号以选取 第一、第二或第三取样资料其中之一至多取样数据回 复电路的输出。根据本发明的另一方面，一种应用在接收器的多取样数据回复方法包括下 列步骤(a)以一第一频率、 一第二频率及一第三频率对 一输入数据取样产生一第一取样数据、 一第二取样资料及 一 第三取样资料，所述第 一 频率超前该第二频率 一第 一 时间，所述第二频率超前该第三频率 一 第二时间；以及(b) 从所述第一、第二及第三取样数据中选取其中 之一连接至该多取样数据回复电路之输出，以作为初 始状态；(c) 以所述第一、第二及第三取样数据判断输入数 据之边缘的位置；(d) 根据目前连接至输出的取样数据及输入数据 之边缘的位置切换连接至输出的取样数据；以及(e) 重复步骤(c)至(d)直到该接收器关闭。在上述的回复电路及方法中7由第、第一及第二取样数据判断该输入数据之边缘的位置，据以选取能使该接收器具有佳时间余裕的取样数据同时，由于，本发明的多取样数据回复电路架构较为简单，因此成本也较低
为使审査员方便简捷了解本发明的其它特征内容与优点及其所达成的功效能够更为显现，以下结合实施例及附图详细说明如后，其中图1是传统的数据回复电路；图2显示在理想状态下， 一 个单位间隔的数据DIN;图3显示数据DIN边缘发生抖动时的清况；图4显示数据DIN比时钟信号CLK晚到的情况；图5显示数据DIN比时钟信号CLK早到的情况；图6是图4及图5的叠加图；图7是本发明的电路2 0 0原理示意图；图8是本发明的电路2 0 0对数据DIN取样的第一实施例示意图；图9是本发明的电路2 0 O对数据DIN取样的第二实施例；图l 0是本发明的电路2 0 O对数据DIN取样的 第三实施例示意图；图ll是图8、图9及图1 O的叠加图；图l 2是三倍多取样数据回复电路2 0 O的工作 状态图。图1 3是本发明的电路2 0 0的边缘侦测电路2 1 0的实施例示意图；图l 4是本发明的电路2 0 0的状态机2 1 4的 实施例示意图；以及图1 5是本发明的电路2 0 0的多任务器2的实施例示意中1 0 0数据回复电路1 0 2锁存电路1 0 4胜i 目'j头2 0 0多取样数据回复电路2 0 2锁存电路2 0 4锁存电路2 0 6锁存电路2 0 8锁存电路2 1 0边缘侦测电路2 1 2多任务器2 1 4状态机2 1 6箭头2 1 8箭头2 2 0箭头3 0 0当信号S 1及S 3均为低准位时择取样数据D 2作为输出的状态3 0 2当信号S 1为低准位而信号S3时，选准位时，选择取样数据D3作为输出的状态304 当信号S1为高准位而信号S3为低 准位时，选择取样数据D1作为输出的状态3 0 6 当信号S 1及S 3均为高准位时，选择取样数据D2作为输出的状态400与或门402与或门404与或门406反相器408反相器410与门412与门414与门416与门418或门420或门500与门502与门504与门506与门508反相器510或门512或门514锁存电路516锁存电路518反相器520与门522与非门600反相器602反相器604与门606与门608与门610与门612 或门具体实施方式
请参阅图7所示，该图示意了本发明的实施例， 在三倍多取样数据回复电路2 0 0中，作为取样电路 的锁存电路2 0 2以时钟信号CLK 1对数据DIN进行取 样产生取样数据D1 ，作为取样电路的锁存电路2 0 4 以时钟信号CLK2对数据DIN进行取样产生取样数据D 2 ，作为取样电路的锁存电路2 0 6以时钟信号CLK3对数据DIN进行取样产生取样数据D3 ，其中时钟信 号CLK 1超前时钟信号CLK 2 —延迟时间TD ，时钟信号 CLK 2超前时钟信号CLK 3 —延迟时间TD，锁存电路2 0 8作为一延迟电路延迟取样数据D3产生取样资料D 0，边缘检测电路2 1 O根据取样数据DO、 Dl、 D 2及D3来判断数据DIN之边缘的位置，状态机2 1 4 再根据边缘检测电路2 1 0输出的检测信号EARLY及 LATE产生选择信号S1及S3给多任务器2 1 2以决定 将取样数据Dl 、 D2或D3连接至输出端DOUT。在此 实施例中，锁存电路2 0 8系使用时钟信号CLK 1 ，但 在其它实施例中，锁存电路2 0 8也可以使用时钟信 号CLK2或CLK3或着是其它频率。图8显示在考虑抖动情况下，图7中回复电路2 0 0对数据DIN取样的示意图，其中箭头2 1 6表示 时钟信号CLK 1取样的位置，箭头2 1 8表示时钟信号 CLK2取样的位置，箭头2 2 0表示时钟信号CLK3取 样的位置。图9及图1 0是考虑抖动及偏移情况下， 图7中电路2 0 0对数据DIN取样的示意图，其中图 9是资料DIN晚到的情况，图1 0系数据DIN早到的 情况。本发明的多取样数据回复电路2 0 0将根据数 据DIN之边缘的位置，而从取样数据Dl、 D2及D3 中选取其中之 一 以获得最佳的时间余裕。举例来说，在不考虑偏移的情况下，如图8所示，时钟信号CLK1 、 CLK 2及CLK 3对应在数据DIN上的位置就如箭头2 1 6 、 2 1 8及2 2 0所示，在此情况下，时钟信 号CLK 2的位置具有较佳的时间余裕，故电路2 0 0将 选择取样数据D 2给后续的电路。在考虑偏移的情况 下，若数据DIN晚到，如图9所示，时钟信号CLK 3的 位置具有较佳的时间余裕，故电路2 0 0将选择取样 数据D3给后续的电路。在考虑偏移的情况下，若数据 DIN早到，如图1 0所示，时钟信号CLK 1的位置具有较佳的时间余裕，故电路2 0 0将选择取样数据D 1给后续的电路。图l l是图8、图9及图1 0的叠加图，其中点状线表示图8所示的状况，虚线表示图9的状况，实线表示图l o的状况。由图l l的叠加图可得知，由于三倍多取样数据回复电路2 Q O系从三个取样数据 Dl、 D2及D3中选取最适当的一个，而时钟信号CLK 1与时钟信号CLK 3之间相差了 2 TD，因此，应用三倍多取样数据回复电路2 0 O的接收器，在考虑抖动及偏移的情况下，可得到有效的时间余裕Tm二UI-TJ-2 Tskew+2 TD 公式3由于时间余裕的增加，电路2 0 0将可以使用在16更高速的I 0总线。在三倍多取样数据回复电路2 0 O中，取样数据D 0的功用是在某些情况下用来帮助判断数据DIN之边 缘的位置，例如，在图8的情况下，三个取样点都在 数据DIN的边缘之间，因此无法以取样数据Dl 、 D2 及D3来判断数据DIN之边缘的位置，此时便需要取样 数据DO来帮助判别数据DIN的边缘位置。图l 2是三倍多取样数据回复电路2 0 0的工作状态示意图，在此实施例中包括四种状态，其中状态 3 0 0表示当信号S1及S2均为低准位时，选择取样 数据D2作为输出，状态3 0 2表示当信号S1为低准 位而信号S3为高准位时，选择取样数据D3作为输出， 状态3 0 4表示当信号S1为高准位而信号S3为低准 位时，选择取样数据D1作为输出，状态3 Q 6表示当 信号Sl及S3均为高准位时，选择取样数据D2作为 输出。在初始状态下，即图l 6的状态3 0 0，状态 机2 1 4所输出的信号S 1及S 2均为低准位，故输出 DOUT等于取样数据D2。在状态3 0 0下，若边缘检 测电路2 1 0检测到数据DIN的边缘在取样数据D 1及 D2之间，就产生高准位的信号EARLY，使得状态机2 1 4输出低准位的信号Sl及高准位的信号S3 ，进而 使多任务器212选择取样数据D3作为输出，此时电路2 0 0由状态3 0 0进入状态3 0 2。在状态3 0 0下，若边缘检测电路2 1 0检测到数据DIN的边缘 在取样数据D2及D3之间，就产生高准位的信号LATE， 使得状态机2 1 4输出高准位的信号S 1及低准位的 信号S3，进而使多任务器2 1 2选择取样数据D1作 为输出，此时电路2 0 0由状态3 0 0进入状态3 0 4 。在状态3 0 2下，若边缘检测电路2 1 0检测到 数据DIN的边缘在取样数据D 0及D 1之间，就产生高 准位的信号LATE,使得状态机2 1 4输出低准位的信 号Sl及S3,进而使多任务器2 1 2选择取样数据D 2作为输出，此时电路2 0 0由状态3 0 2进入状态 3 0 0。在状态3 0 4下，若边缘检测电路2 1 0检 测到数据DIN的边缘在取样数据D 0及D 1之间，就产 生高准位的信号EARLY ，使得状态机2 1 4输出低准位 的信号S1及S3，进而使多任务器2 1 2选择取样数 据D2作为输出，此时电路2 0 0由状态3 0 4进入状 态3 0 0。当信号S1及S3均为高准位时，表示电路 2 0 0进入异常状态3 0 6，此时信号EARLY及LATE 均为低准位，并重置电路2 0 0回到状态3 0 0 。除 上述以外的其它状况将使电路2 0 0维持原状态。图l3是图7中边缘检测电路21O的实施例示 意图，其中与或门4 0 0根据取样资料D0及D1产生信号EG 0 1 ，与或门4 0 2根据取样资料D 1及D 2产 生信号EG 1 2 ，与或门4 0 4根据取样资料D 2及D3产生信号EG 2 3，信号Sl经反相器4 0 6反相产 生信号S 1 B ，信号S 3经反相器4 0 8反相产生信号S3B，与门4 1 0根据信号EG0 1、S1及S3B输出一 信号给或门4 1 8 ，与门4 1 2根据信号EG 1 2 、 S1 B及S 3 B输出 一 信号给或门4 1 8 ，与门4 1 4根 据信号EG 2 3 、 S 1 B及S 3 B输出 一 信号给或门4 20 ，与门4 1 6根据信号EGO 1 、 S 1 B及S 3输出一 信号给或门4 2 0 ，或门4 1 8根据与门4 1 0及41 2的输出产生信号EARLY,或门4 2 0根据与门4 1 4及4 1 6的输出产生信号LATE。图l 4是图7中状态机2 1 4的实施例示意图， 其中反相器5 0 8用以反相信号EARLY产生信号 EARLYB，反相器5 1 8用以反相信号LATE产生信号 LATEB ，与门5 0 0根据信号S 1及EARLYB输出 一 信号 给或门5 1 0 ，与门5 0 2根据信号S 3 B及LATE输 出 一 信号给或门5 1 0 ，或门5 1 0根据与门5 0 0 及5 0 2的输出产生一信号至锁存电路5 1 4的输入 端D ，锁存电路5 1 4根据或门5 1 0的输出及时钟信 号CLK 1产生信号S 1及S 1 B，与门5 0 4根据信号S 3及LATEB输出 一 信号给或门5 1 2 ，与门5 0 6根据信号S 1 B及EARLY输出 一 信号给或门5 1 2 ，或门 5 1 2根据与门5 0 4及5 0 6的输出产生一信号至 锁存电路5 1 6的输入端D ，锁存电路5 1 6根据或门5 1 2的输出及时钟信号CLK1产生信号S3及S3B， 与非门5 2 2根据信号S 1及S 3输出 一 信号给与门52 0 ，与门5 2 0根据与非门5 2 2的输出及重置信 号 RESETB产生一信号以重置锁存电路5 1 4及5 16 。在此实施例中，锁存电路5 1 4及5 1 6系使用 时钟信号CLK 1 ，但在其它实施例中，锁存电路5 1 4 及5 1 6也可以使用时钟信号CLK 2或CLK 3或着是其它频率。图l 5是图7中多任务器2 1 2的实施例，其中 反相器6 0 0将信号S 1反相产生信号S 1 B ，反相器 6 0 2将信号S 3反相产生信号S 3 B ，与门6 0 4根 据取样数据D2及信号S1B及S3B输出一信号，与门 6 0 6根据取样数据Dl及信号Sl及S3B输出一信 号，与门6 0 8根据取样数据D3及信号S1B及S3 输出一信号，与门610根据取样数据D2及信号S1 及S 3输出 一 信号，或门6 1 2根据与门6 0 4 、 6 0 6、6 0 8及6 10的输出产生信号DOUT。本发明的三倍多取样数据回复电路2 0 0比习知 的三倍多取样数据回复电路使用更少的锁存电路以及——匙简的判断电路，因此电路较为简单，成本也较低。本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本实用新型，而并非用作为对本实用新型的限定，只要在本实用新型的实质精神范围内对以上所述实施例的变化、变型都将落在本实用新型的权利要求书范围内。
权利要求
1. 一种应用在接收器的多取样数据回复电路，用以改善该接收器的时间余裕，其特征在于，该多取样数据回复电路包括一第一取样电路，以一第一频率取样一输入数据产生一第一取样数据；一第二取样电路，以一第二频率取样该输入数据产生一第二取样数据，该第一频率超前该第二频率一第一时间；一第三取样电路，以一第三频率取样该输入数据产生一第三取样数据，该第二频率超前该第三频率一第二时间；一边缘检测电路，根据该第一、第二及第三取样数据判断该输入数据之边缘的位置，并据以产生一检测信号；以及一状态机，根据检测信号产生一选择信号以选取第一、第二或第三取样资料其中之一至多取样数据回复电路的输出。
全文摘要
本发明公开了一种应用在接收器的多取样数据回复电路及方法，包括三个取样电路以及边缘侦测电路、状态机，分别根据一第一频率、一第二频率及一第三频率对一输入数据取样产生一第一取样数据、一第二取样资料及一第三取样资料，由第一、第二及第三取样数据判断该输入数据之边缘的位置，据以选取能使该接收器具有最佳时间余裕的取样数据。此外，本发明的多取样数据回复电路架构及方法较为简单，成本也较低。
文档编号H04L1/14GK101262314SQ20071008003
公开日2008年9月10日 申请日期2007年3月5日 优先权日2007年3月5日
发明者李鐏镮, 萧舜元 申请人:绘展科技股份有限公司