专利名称：用于具有背侧照明的高速cmos图像传感器的多行同时读出方案的制作方法
技术领域：
本发明的实施例大体上涉及一种系统、方法和设备，其实施用于具有背侧照明的高速CMOS图像传感器的多行同时读出方案。本发明的另一实施例大体上涉及一种系统、方法和设备，其实施高动态范围子取样架构。本发明的又一实施例大体上涉及一种系统、方法和设备，其实施用于高性能CMOS图像传感器的算术计数器电路。
背景技术：
高速图像传感器已经广泛用于不同领域中的许多应用中，所述领域包含汽车领域、机器视觉领域以及专业视频摄影的领域。高速图像传感器的发展进一步受到消费者市场对具有减少的滚动快门效应的高速慢动作视频和正常高清晰度(HD)视频的持续需求所驱动。具有背侧照明的互补金属氧化物半导体(“CMOS”)图像传感器在高端CMOS图像市场中是主导的，因为其可组合高性能与成熟CMOS图像传感器工艺以用于大量生产。具有背侧照明的CMOS图像传感器提供 了针对高速下(即，对于60FPS的16. 7ms)的较好低光性能的较高敏感性的独特优点。此优点使得具有背侧照明的CMOS图像传感器对于不包含在照相应用中可用的闪光灯或频闪灯的视频应用是需要的。具有背侧照明的CMOS图像传感器还提供了像素阵列的前侧上的布线的更大灵活性，且可实施更复杂的布线以获得更好性倉泛。当前CMOS图像传感器上的高速架构实施多通道列并行架构，其中帧速率受到行时间限制，所述行时间界定为传感器读出阵列中的一行像素所花的时间。此行时间限制产生了高速图像传感器设计的瓶颈。此外，许多应用需要高动态范围(HDR)来俘获从夜视的KT1勒克斯到明亮日光或直接顶光的光条件的IO5勒克斯的场景照明范围。此高动态范围对应于至少IOOdB的动态范围。当前的电荷耦合装置(CCD)和CMOS传感器无法实现此范围，原因在于满阱限制和通常约为60 70dB的噪声底限限制。需要高动态范围传感器设计来将CMOS图像传感器的应用扩展到高动态范围领域中。列并行模/数(ADC)架构由于与全局ADC架构相比其在速度、功率和结构噪声减少方面较好的性能而已经广泛使用。列并行ADC结合较高级的CMOS技术提供了较好的功率消耗和面积效率，同时提供较复杂的图像处理能力
发明内容
本文描述一种实施用于具有背侧照明的高速CMOS图像传感器的多行同时读出方案的系统、方法和设备。在一个实施例中，操作图像传感器的方法以获取色彩像素阵列内的图像数据开始，且随后同时读出来自所述色彩像素阵列中的第一组多个行的所述图像数据。在此实施例中，同时读出来自所述第一组多个行的所述图像数据包含同时地通过第一读出电路选择来自所述第一组的所述图像数据的第一部分且通过第二读出电路选择来自所述第一组的所述图像数据的第二部分。在此实施例中，来自所述第一组的所述图像数据的所述第一和第二部分不同，且所述第一和第二读出电路也不同。本文还描述一种实施高动态范围子取样(“HDR区间”)架构的系统、方法和设备。在一个实施例中，使用包含像素阵列的图像传感器，所述像素阵列包含具有第一积分时间的第一超级行和具有第二积分时间的第二超级行。在此图像传感器中实施高动态范围(HDR)区间算法的方法通过将来自第一超级行的图像数据读出到计数器中而开始。所述第一超级行是像素阵列的第一组多个行。随后可将来自第一超级行的图像数据乘以一因数以获得经相乘的数据。所述因数是第一积分时间与第二积分时间之间的比率。随后将经相乘的数据与预定数据进行比较。在此实施例中，将来自第二超级行的图像数据读出到计数器中。第二超级行是像素阵列的第二组多个行。如果经相乘的数据大于预定数据，那么将来自第一超级行的经相乘的数据存储在计数器中。然而，如果经相乘的数据小于预定数据，那么将来自第二超级行的图像数据存储在计数器中。本文还描述一种实施用于高性能CMOS图像传感器的算术计数器电路的系统和设备。在一个实施例中，所述算术计数器电路包含多个计数器级的多个触发器，且所述多个计数器级的多个多路复用器耦合到所述多个触发器。在此实施例中，所述多个多路复用器中的每一者接收控制信号，所述控制信号包含双态触发信号、保持信号、移位启用信号和模式信号中的至少一者。所述控制信号选择所述多个多路复用器中的每一者的输出。在此实施例中，所述多个触发器中的每一者基于从所述多个多路复用器接收的输入而处于双态触发状态、保持状态、复位状态和设定状态中的一者。以上概述不包含本发明的所有方面的详尽列表。预期本发明包含可从上文概述的各种方面以及在以下具体实施方式
中揭示且在随申请案一起提交的权利要求书中特定指出的那些方面的所有合适组合`来实践的所有系统、设备和方法。这些组合可具有在以上概述中未具体陈述的特定优点。
在附图的图式中借助于实例而不是限制来说明本发明的实施例，附图中相同参考指示相似元件。应注意，在本发明中对本发明的“一”或“一个”实施例的参考不一定是参考同一实施例，且其意味着至少一个。在图中图1说明根据本发明的一个实施例的实施多行同时读出方案的背侧照明成像系统的一个实例。图2说明根据本发明的一个实施例的多行同时读出方案中的像素阵列配置。图3说明根据本发明的一个实施例的行控制时序实施方案。图4说明根据本发明的一个实施例的行驱动器配置。图5说明根据本发明的一个实施例的列多路复用器配置。
图6A说明针对常规传感器的从2x2区间到全分辨率的模式改变的时序序列。图6B说明针对具有列A/D架构的传感器的从2x2区间到全分辨率的模式改变的
时序序列。图6C说明针对本发明的一个实施例的从2x2区间到全分辨率的模式改变的时序序列。图7说明根据本发明的一个实施例的用于图像传感器的操作的过程的流程图。图8说明根据本发明的一个实施例的实施HDR区间阵列配置的成像系统的图。图9说明根据本发明的一个实施例的图8中的HDR区间阵列的像素配置。图10说明根据本发明的一个实施例的耦合到具有用于高速读出的顶部和底部
出架构的列并行ADC架构的像素电路的图。图11说明根据本发明的一个实施例的关于两个积分时间配置的HDR区间算法的流程图。图12说明根据本发明的一个实施例的实施用于四个积分时间的HDR区间阵列配置的成像系统的图。图13说明根据本发明的一个实施例的图12中的HDR区间阵列的像素配置。图14说明根据本发明的一个实施例的具有四个积分时间的HDR区间算法的流程图。图15说明根据本发明的一个实施例在应用HDR区间算法之前个别积分时间t0、tl、t2和t3的输出响应的曲线图。图16说明根据本发明的一个实施例在应用HDR区间算法之后的最终响应曲线和对应的信噪比(SNR)。图17说明根据本发明的一个实施例的不同分数因数的最终SNR曲线。图18说明第一常规单斜率ADC架构。图19说明第二常规单斜率ADC架构。图20说明具有向上和向下计数的第一常规计数器配置。图21说明第二常规计数器配置。图22说明展示在图21的第二常规计数器配置中出现的保持问题的时序图。图23说明第三常规计数器配置。图24说明展示在图23的第三常规计数器配置中数据被破坏之后的数据恢复的时序图。图25说明根据本发明的一个实施例的算术计数器的图。图26说明根据本发明的一个实施例的在计数器模式中的算术计数器的图。图27说明根据本发明的一个实施例的在反转模式中的算术计数器的图。图28说明根据本发明的一个实施例的在移位模式中的算术计数器的图。图29说明根据本发明的一个实施例的在保持模式中的算术计数器的图。图30说明根据本发明的一个实施例的加法运算的时序图。图31说明根据本发明的一个实施例的减法运算的时序图。图32说明根据本发明的一个实施例的乘法运算的时序图。图33说明根据本发明的一个实施例的除法运算的时序图。
图34说明根据本发明的一个实施例的具有向上计数的数字相关双取样(CDS)的 时序图。图35说明根据本发明的一个实施例的具有向下计数的数字相关双取样(CDS)的 时序图。图36说明根据本发明的一个实施例的行求和的时序图。图37说明根据本发明的一个实施例的具有可编程初始值的算术计数器级的图。图38说明根据本发明的一个实施例的锁存器型第一级示意图的图。图39说明根据本发明的一个实施例的具有锁存器型第一级的计数器的时序图。图40说明根据本发明的一个实施例的具有LSB补偿的经修改锁存器型第一级的 图。图41说明根据本发明的一个实施例的具有真实互补译码的经修改锁存器型第一 级的图。图42说明根据本发明的一个实施例的经简化计数器级的图。
具体实施例方式在以下描述中，陈述许多具体细节。然而应了解，可在没有这些具体细节的情况下 实践本发明的实施例。在其它实例中，未展示众所周知的电路、结构和技术以免混淆对本描 述的理解。以下描述划分为三个部分。部分I描述用于具有背侧照明的高速CMOS图像传感 器的多行同时读出方案。部分II描述高动态范围子取样架构。部分III描述用于高性能 CMOS图像传感器的算术计数器电路、配置和应用。部分I :用于具有背侧照明的高速CMOS图像传感器的多行同时读出方案为了改善具有背侧照明的CMOS图像传感器的帧速率，本发明提供一种新的读出 架构，其中同时读出多行像素，使得行时间显著减少。图I说明根据本发明的一个实施例的实施多行同时读出方案的背侧照明成像系 统100的一个实例。在此实施例中，说明两行同时读出方案,但应了解,可实施两行或两行 以上同时读出方案。在图I中说明的实施例中，使用双共享像素，其提供较高的总体性能。 然而，本发明的一些实施例可实施例如传统像素4T和3T等其它像素结构。此外，图I说 明具有顶部和底部读出架构的列并行架构。然而，在一些实施例中，可实施其它读出架构 (即，列串行读出或多通道读出)。如图I中说明，成像系统100包含色彩像素阵列101、顶部读出电路1021和底部读 出电路1022、功能逻辑111以及控制电路112。像素阵列101是成像像素(例如，像素P1、
P2.....Pn)的二维(“2D”)阵列，其具有X数目个像素列和Y数目个像素行。在一个实施
例中，每一像素是互补金属氧化物半导体(“CMOS”)成像像素。像素阵列101可实施为背 侧照明图像像素阵列。如所说明，每一像素布置到一行(例如，行Rl到Ry)和一列(例如， 列Cl到Cx)中以获取人、地点或对象的图像数据，所述图像数据随后可用以再现所述人、地 点或对象的2D图像。色彩像素阵列101还可称为滤色器阵列(“CFA”)。CFA可使用多种技术来俘获色 彩图像数据，所述技术包含加性过滤器和减性过滤器。举例来说，色彩像素阵列101可实施为拜耳(Bayer)图案或红、绿和蓝加性过滤器的马赛克(例如，RGB、RGBG或GRGB)或青、洋红、黄和关键色(黑)减性过滤器的滤色器图案(例如，CMYK)。也可使用其它CFA，例如红、绿、蓝和翠绿过滤器的马赛克(例如，RGBE)、青、黄、绿和洋红过滤器的滤色器图案(例如，CYGM)、青、洋红、黄和白过滤器的滤色器图案(例如，CMYff)、红、绿、蓝和白过滤器的滤色器图案(例如，RGBff)、这些的组合，或者其它情况。在每一像素已获取其图像数据或图像电荷之后，图像数据由顶部读出电路102i和底部读出电路1022分别经由读出列IOS1和1032而读出。顶部读出电路102i和底部读出电路1022分别包含多路复用器(“MUX”)电路KM1和1042、包含多个放大器的放大电路105!和1052、模/数转换器(“ADC” ) 106!和1062、存储器单元IOT1和IOl2,以及全局放大器IlO1和1102。放大电路1051和1052两者耦合到色彩像素阵列110的读出列以分别经由MUX电路KM1和1042读出每一列上的图像数据。在一个实施例中，图像数据经读出为每一读出列上的模拟电压电平。随后将读出图像数据依序地提供到ADC ^^和川匕、存储器1071和1072以及用于放大的全局放大器^(^和1102。在放大之后，将读出图像数据传送到功能逻辑111，功能逻辑111可存储图像数据或可通过应用后图像效果(例如，裁剪、旋转、移除红眼、调整亮度、调整对比度，或其它)来操纵图像数据。本发明的实施例使用MUX电路KM1和1042来将列读出线(例如，图1中的pixoutO和pixoutl)引导到放大电路IOS1和1052。如图1所示,来自两个邻近列的列读出线输入到两个单独的MUX :—个来自顶部MUX电路KM1，且一个来自底部MUX电路1042。从功能观点来看，MUX电路KM1和1042也可视为包含列读出线。在说明的实施例中，放大电路IOS1和1052中的放大器中的每一者读出与一列像素(以及相关联列中的所有行的像素)相关联的图像数据。如下文论述，在MUX电路KM1和1042中，与给定列相关联的顶部和底部MUX可同时选择交替的读出线以用于同一行地址(例如，行〈η〉)。(参见图5)。控制电路112耦合到像素阵列101以及MUX电路KM1和1042以控制像素阵列101以及MUX电路KM1和1042的操作特性。举例来说，控制电路112可作为用于配置MUX电路KM1和1042的解码器以及用于色彩像素阵列101的行选择器来操作。控制电路112可执行用于确定在给定时间选择哪些`行/列以及经由MUX电路KM1和1042耦合哪一放大电路1051和1052的逻辑。所执行的逻辑可表示可执行代码(例如，软件或固件)、硬件逻辑或两者的组合。控制电路112内包含的其它功能性可包含产生复位信号和快门信号以用于控制图像获取。在一实施例中，快门信号是滚动快门信号，借此在连续的获取窗期间依序地启用一组多个行。在一个实施例中，单位单元108包含两个共享像素，其在图1中垂直地放置。所述两个共享像素共享同一像素输出(即，在图1中以水平线说明)，其可连接到用于每一列像素的两条位线中的一者。这两条位线在本文中也可称为列读出线，其在图1中说明为pixoutO和pixoutl。在此实施例中，一个单位单元108可互换地连接到与一邻近单位单元不同的位线。在像素读出期间，以虚线圈出的逻辑单位单元109经界定且从物理单位单元108移位一个像素。这避免了两个像素同时共享同一浮动扩散读出。因此，同时读出将不被中断，因为一个逻辑单位单元109内的两个像素具有不同的浮动扩散。因此，同一逻辑单位单元109内的两行像素(例如，图1中的行<n>)能够被同时读出。如图1中说明，为了同时处理两行的数据(也称为一超级行，例如图1中的行<n>)，将MUX电路KM1和1042中包含的一个4输入2输出MUX的每一输出输入到作为放大电路IOS1和1052的列放大级、作为ADC 106!和1062的列ADC以及存储器单元IOT1和1072。换句话说，列放大增益级、列ADC以及存储器单元处于一个列的间距中以同时处理两行的数据。例如位线偏置等其它列电路也可放置于每像素两个的间距中。如图1所示，每一 4输入2输出模拟MUX放置于顶部读出电路102i和底部读出电路1022中的像素阵列的顶部和底部处的列的末端处。MUX的功能是选择用于顶部和底部读出的正确的色彩像素信号。举例来说，可将G1/G2引导到顶部读出，且可将B/R引导到底部读出。顶部和底部数据两者被读出到全局读出总线，且可进一步在数字块或功能逻辑111中合并且处理。本发明的此实施例提供高速优点，因为在指向超级行(例如，行<n>)的一个行地址指针处，存在同时读出的两行像素。因此，关于行读出时间，阵列中的总行数目减半。因此，如果行读出时间主导了整个行时间，那么帧速率改善可加倍。此实施例的另一优点是支持全分辨率与2x2区间化(binning)之间的真实无缝模式转变。换句话说，在转变期间将没有所得的坏帧。此外，对模式改变的要求保持在最小，其中不需要行读出和快门时序上的改变。此实施例的又一优点是，色彩数据输出序列可通过数字块来容易地再布置，因为所述两行读出是在拜耳图案的一个单位中。因此，不需要行数字存储器。如上文论述，虽然图1中的实施例是基于两行同时读出，但实施例可经扩展为包含较大数目的多行同时读出。在包含较大数目的多行同时读出的实施例中，包含多个像素输出总线(例如，列读出线)。 举例来说，对于四行同时读出，需要每像素4个像素输出总线，且对于八行同时读出，需要每像素8个像素输出总线，等等。在前侧照明(FSI)技术的情况下，变得难以具有每像素大量的像素输出总线。在背侧照明(BSI)技术的情况下，在前侧允许较复杂的布线，而不会牺牲像素性能，从而使多行同时读出成为可行的实施方案。像素实施方案、行驱动器和时序图2说明根据本发明的一个实施例的多行同时读出方案中的像素阵列的一个实施例。在图2中的实施例中，使用两个共享的无行选择像素作为实例。在另一实施例中，可使用其它像素结构和变型。一个逻辑单位单元109(以虚线圈出)包含两个像素，所述两个像素具有相同的行解码器地址(例如，行<n>)且共享同一行驱动器信号、同一传送(TX)线以及同一复位(RST)和设定(RS)信号。在图2中，像素布置为两列(例如，列Cl和C2)和六行(例如，行Rl、R2…R6)。每一像素电路的所说明实施例包含光电二极管H)、传送晶体管Tl、复位晶体管Τ2以及选择晶体管Τ3。在操作期间，传送晶体管Tl接收传送信号ΤΧ，其将累积于光电二极管ro中的电荷传送到浮动扩散节点FD。在一个实施例中，浮动扩散节点FD可耦合到用于临时存储图像电荷的存储电容器。在两行同时读出实施例中，每两行像素花费一个读出循环来读出整个两行数据。如图2中说明，逻辑单元109中的两个共享像素中的传送晶体管Tl两者接收同一传送信号TX (例如，TX〈n>)。复位晶体管Τ2耦合于设定信号RS与浮动扩散节点FD之间以在复位信号RST和设定信号RS的控制下复位像素(例如，对FD和H)进行放电或充电)。浮动扩散节点FD经耦合以控制选择晶体管T3的栅极。选择晶体管T3耦合于电力轨VDD与读出列线之间。基于在选择晶体管T3的控制栅极处的FD，选择晶体管T3将像素电路的输出选择性地耦合到读出列线。
在一个实施例中，TX信号、RST信号以及RS信号由控制电路112产生。图3说明根据本发明的一个实施例的行控制时序图。具体来说，图3中的行控制时序图是用于包含如图2中说明的无行选择像素的像素阵列101的实施例的样本行时序。对于其它类型的像素，时序图可不同。如图2中说明，在一个逻辑单位单元109中，RST和RS晶体管(T2和T3)不同，但逻辑单位单元109中的像素共享同一 TX线。因此，参见图3，针对RS和RST信号在同时选择且脉冲行<n>和行<n+l>,但针对TX信号仅选择行<n>。图4说明根据本发明的一个实施例的行驱动器配置。来自图1的控制逻辑112可包含如图4中说明的行驱动器。所述行驱动器可包含多个“与”门、“或”门和放大器以将RS、RST和TX信号输出到像素阵列101。图4中说明的行驱动器具有如图3中说明的控制时序。列实施方案图5说明根据本发明的一个实施例的列多路复用器配置。如图1所示，每两个列需要一个模拟4输入2输出MUX KM1以选择将针对顶部通道读出的正确色彩像素，且每两个列需要一个模拟4输入2输出MUX 1042以选择将针对底部通道读出的正确色彩像素。举例来说，绿像素(Gl和G2)可到达顶部通道，同时蓝⑶和红(R)到达底部通道。在一些实施例中，行地址的最后一位可用以产生校正控制逻辑，以便区分偶数和奇数行地址。如上文论述，需要在每像素两个的间距中放置其它列电路，例如位线偏置、列放大放大器(放大电路)1(^和1052、列ADC IOei和1062以及存储器单元IOei和1062。此外，可能需要用于放大器的交错布局和用于电容器的互数字化布局来减少绿像素(G1/G2)失配。真实无缝2x2区间化图6A到6C说明针对常规传感器(图6A)、针对具有列ADC架构的传感器(图6B)和针对本发明的一个实施例(图6C)的从2x2区间到全分辨率的模式改变的时序序列。无缝2x2区间化 意味着在全分辨率模式与2x2区间化模式之间切换时的积分时间上没有差异，且反之亦然。如针对常规传感器的图6A中的时序序列所示，在将模式从2x2区间改变到全分辨率之后，针对四个连续行的积分时间tl、t2、t3和t4不同。因此，常规传感器产生需要丢弃的坏帧。因此，常规传感器的转变不是无缝的。关于具有列ADC架构的传感器，tl、t2、t3和t4可相同，但需要三个关键要求以便实现此无缝模式改变(I)应恰在读出时序之后的快门时序处改变垂直行的次序，(2)应独立地控制快门脉冲和读出脉冲，以及(3)应在实际模式改变之前一个帧通过设定串行通信来切换所述两个模式。这些要求对具有列ADC架构的传感器增加了复杂性和约束，且因此这种传感器不实现完美的无缝模式改变实施方案。如图6C中所示，在两行同时读出架构的一个实施例中，由于同时读出两行像素且所述两行共享同一 TX，因此在用于读出阶段和快门阶段两者的时序序列中没有差异。如图6C中所示，TX序列在整个转变周期中是相同的。因此，tl等于t2，且不需要任何额外的时序控制或序列来实现积分时间上的此相等性。因此，与具有图6B所示的时序序列的传感器相反，本发明的此实施例实现完美的无缝模式改变。帧速率计算参见以下表I和表2，针对不同大小的像素阵列计算帧速率。表I呈现全分辨率下的常规读出的帧速率，且表2呈现根据本发明的一个实施例的两行读出的帧速率。
权利要求
1.一种操作图像传感器的方法，其包括获取色彩像素阵列内的图像数据；以及同时读出来自所述色彩像素阵列中的第一组多个行的图像数据，其中同时读出来自所述第一组多个行的所述图像数据包含同时地通过第一读出电路选择来自所述第一组的所述图像数据的第一部分且通过第二读出电路选择来自所述第一组的所述图像数据的第二部分，其中来自所述第一组的所述图像数据的所述第一和第二部分不同，且其中所述第一和第二读出电路不同。
2.根据权利要求1所述的方法，其中所述色彩像素阵列包含红、绿和蓝色像素。
3.根据权利要求1所述的方法，其中所述色彩像素阵列包含青、洋红和黄像素。
4.根据权利要求1所述的方法，其中来自所述第一组的所述图像数据的所述第一部分包括来自所述第一组的蓝和红像素，且来自所述第一组的所述图像数据的所述第二部分包括来自所述第一组的绿像素。
5.根据权利要求1所述的方法，其进一步包括由所述第一读出电路将所述图像数据的所述第一部分串行地传送到功能电路；以及由所述第二读出电路将所述图像的所述第二部分串行地传送到所述功能电路。
6.根据权利要求5所述的方法，其进一步包括确定所述色彩像素阵列中是否存在待读出的第二组多个行；以及如果所述第二组多个行存在，那么同时读出来自所述第二组多个行的图像数据。
7.根据权利要求6所述的方法，其中同时读出来自所述第二组多个行的所述图像数据包含同时地通过所述第一读出电路选择来自所述第二组的所述图像数据的第一部分且通过所述第二读出电路选择来自所述第二组的所述图像数据的第二部分，其中来自所述第二组的所述图像数据的所述第一和第二部分不同。
8.根据权利要求7所述的方法，其中来自所述第二组的所述图像数据的所述第一部分包括来自所述第二组的蓝和红像素，且来自所述第二组的所述图像数据的所述第二部分包括来自所述第二组的绿像素。
9.根据权利要求1所述的方法，其中所述图像传感器包括互补金属氧化物半导体“CMOS”图像传感器。
10.一种成像系统，其包括用于获取图像数据的色彩像素阵列，所述像素阵列包含多个行和列；第一读出电路和第二读出电路，其耦合到所述色彩像素阵列以同时地分别读出来自所述色彩像素阵列中的第一组多个行的所述图像数据的第一部分以及来自所述色彩像素阵列中的所述第一组多个行的所述图像数据的第二部分，其中来自所述第一组的所述图像数据的所述第一和第二部分不同。
11.根据权利要求10所述的成像系统，其中所述第一和第二读出电路中的每一者包括多路复用(MUX)电路，其耦合到所述像素阵列以用于选择待从所述像素阵列读出的所述图像数据，其中所述第一读出电路的所述MUX电路选择所述图像数据的所述第一部分，且所述第二读出电路的所述MUX电路选择所述图像数据的所述第二部分。
12.根据权利要求11所述的成像系统，其中所述第一和第二读出电路中的每一者包括 多个放大器，其耦合到所述MUX电路，其中所述第一读出电路中的所述多个放大器放大所述图像数据的所述第一部分，且所述第二读出电路中的所述多个放大器放大所述图像数据的所述第二部分； 多个模/数转换器ADC，其耦合到所述多个放大器，所述第一读出电路中的所述多个ADC用以转换所述图像数据的所述经放大第一部分，且所述第二读出电路中的所述多个ADC用以转换所述图像数据的所述经放大第二部分； 多个存储器单元，其耦合到所述多个ADC的输出以存储所述经转换图像数据，其中所述第一读出电路中的所述多个存储器单元存储所述图像数据的所述经放大第一部分，且所述第二读出电路中的所述多个存储器单元存储所述图像数据的所述经放大第二部分；以及 全局放大器，其耦合到所述多个存储器单元以放大存储在所述多个存储器单元中的所述图像数据。
13.根据权利要求10所述的成像系统，其进一步包括 功能逻辑，其用以接收正从所述第一和第二读出电路传送的所述图像数据的所述第一和第二部分。
14.根据权利要求10所述的成像系统，其进一步包括 控制电路，其耦合到所述像素阵列以控制所述像素阵列和所述MUX电路的操作，所述控制电路包含用以将设定(RS)、复位(RST)和传送(TX)信号输出到所述像素阵列的逻辑。
15.根据权利要求10所述的成像系统，其中所述第一读出电路和所述第二读出电路同时地分别读出来自所述色彩像素阵列中的第二组多个行的所述图像数据的第一部分以及来自所述色彩像素阵列中的所述第二组多个行的所述图像数据的第二部分。
16.根据权利要求10所述的成像系统，其中所述像素阵列包括互补金属氧化物半导体“CMOS”图像传感器阵列。
17.根据权利要求10所述的成像系统，其中所述多个成像像素是背侧照明成像像素。
18.根据权利要求10所述的成像系统，其中所述像素阵列包含红、绿和蓝像素。
19.根据权利要求10所述的成像系统，其中所述像素阵列包含青、洋红和黄像素。
20.根据权利要求10所述的成像系统，其中所述像素阵列中的每一像素包含晶体管像素电路，所述晶体管像素电路包括 传送晶体管，其耦合于光电二极管区与浮动扩散之间； 复位晶体管，其经耦合以复位累积于所述光电二极管区中的电荷；以及 选择晶体管，其用以将所述像素电路的输出耦合到读出列线。
全文摘要
本发明描述一种实施用于具有背侧照明的高速CMOS图像传感器的多行同时读出方案的系统、方法和设备。在一个实施例中，操作图像传感器的方法以获取色彩像素阵列内的图像数据开始，且随后同时读出来自所述色彩像素阵列中的第一组多个行的所述图像数据。同时读出来自所述第一组多个行的所述图像数据包含同时地通过第一读出电路选择来自所述第一组的所述图像数据的第一部分且通过第二读出电路选择来自所述第一组的所述图像数据的第二部分。来自所述第一组的所述图像数据的所述第一和第二部分不同，且所述第一和第二读出电路也不同。还描述了其它实施例。
文档编号H04N5/3745GK103051846SQ20121038461
公开日2013年4月17日 申请日期2012年10月11日 优先权日2011年10月11日
发明者莫要武, 徐辰, 瞿旻 申请人:全视科技有限公司