混合模数脉宽调制器的制作方法

背景技术：
：用于现代无线通信系统的全数字解决方案在灵活性、可重构性和功耗减小方面带来显著益处。对于实现这种系统而言，脉宽调制（pwm）可能是关键的。相位移动块是用于在pwm硬件中执行相位或时间偏移操作的核心元件。现有技术nm级cmos技术表现出几ps的门延迟。该时间延迟分辨率直接与发射器系统的动态范围性能关联，类似于模数a/d转换器或数模d/a转换器中的位数。为了进一步减小分辨率步长，经常使用非常昂贵的现代细节点cmos技术，并且需要更简单的、不那么昂贵的部件。附图说明图1图示根据描述的各种方面的pwm系统；图2图示根据描述的各种方面的pwm系统的示例；图3图示根据描述的各种方面的数字部件的示例；图4图示根据描述的各种方面的输入模拟信号和模拟方波的曲线图；图5图示根据描述的各种方面的在模拟域中引入的时间延迟的分辨率的曲线图；图6图示根据描述的各种方面的模拟方波和数字矩形脉冲的另一曲线图；图7图示根据描述的各种方面的用于pwm装置的方法的流程图；图8图示根据描述的各种方面的具有模拟部件的pwm系统的示例；图9图示根据描述的各种方面的pwm装置的模拟部件的模拟延迟线的示例；图10图示根据描述的各种方面的由pwm装置利用的发针型电感器的示例性结构；图11图示根据描述的各种方面的针对pwm装置的电感和质量相对于频率的示例性曲线图；图12图示根据描述的各种方面的pwm装置中的电感器的示例性菊花链（daisychain）配置；和图13图示根据描述的各种方面的用于pwm装置的方法的另一流程图。具体实施方式现在将参照附图描述本公开，其中相同的标号始终被用于指代相同的元件，并且其中图示的结构和装置未必按照比例绘制。如本文中所利用的，术语“部件”、“系统”、“接口”等旨在指代计算机相关实体、硬件、软件（例如，在执行中）和/或固件。例如，部件能够是处理器、在处理器上运行的进程、控制器、对象、可执行文件、程序、存储装置和/或具有处理装置的计算机。作为说明，在服务器上运行的应用和服务器也能够是部件。一个或多个部件能够驻留在进程内，并且部件能够被局域化在一个计算机上和/或分布在两个或更多个计算机之间。本文中能够描述一组元件或一组其它部件，其中术语“组”能够被解释为“一个或多个”。词语示例性的使用旨在以具体方式呈现概念。如本申请中所使用，术语“或”旨在意指包括性的“或”而非排他性的“或”。也就是说，除非另外指出或从上下文清楚可知，否则“x采用a或b”旨在意指任何自然包括性排列。也就是说，如果x采用a；x采用b；或x采用a和b二者，则在任何前面的实例下满足“x采用a或b”。另外，除非另外指出或从上下文清楚可知涉及单数形式，否则如本申请和所附权利要求中所使用的冠词“一”和“一个”应该通常被解释为意指“一个或多个”。另外，就在详细描述和权利要求中的任一个中使用术语“包含着”、“包含”、“具有”、“带有”、“拥有”或它们的变型而言，这种术语旨在按照与术语“包括”类似的方式是包括性的。考虑到上述缺点和持续目的，公开用于进一步提高时间延迟分辨率的混合模数pwm的各种方面。例如，基于传统传输线的性质实现模拟中心方案，以便将时移的粗调和细调操作削减成能够例如小于2皮秒或小于一皮秒的分数的仅一个调谐（细调）操作。因此，脉宽调制器的性能不再像全数字pwm那样受技术节点性能（门延迟）限制。因为延迟部件包括无源元件，所以与全数字实现方式相比，所述延迟部件不消耗任何功率，所述全数字实现方式不仅消耗功率，而且该功率严重依赖于电信应用的载波（切换）频率。在一个示例中，本文公开的混合模数pwm调制器能够处理不符合pwm发射器的数字性质的连续波形（cw）（正弦信号），并且能够由模拟部件经由一个或多个模拟延迟线在连续时域中仅利用细时间分辨率操作完全采用组合粗调和细调二者的时间分辨率操作，这提高在pwm调制器的输出处的频谱纯度性能。混合模数pwm调制器能够包括用于产生pwm信号的模拟部件和数字部件，所述pwm信号能够由驱动器进一步供给能量或放大以便经天线发送。模拟部件能够包括多个模拟延迟线，所述多个模拟延迟线被配置为接收模拟信号，基于细调操作在连续时域中产生偏移（诸如，模拟信号的时间延迟），所述细调操作替换其它pwm装置的粗调和细调的两级调谐处理。然后，模拟延迟线能够例如基于偏移或时间延迟提供模拟输出信号。数字部件能够包括多个数字延迟线，所述多个数字延迟线能够包括模拟限幅器、模数接口和数字限幅器，所述模拟限幅器、模数接口和数字限幅器操作以在产生用于pwm信号的数字方波时维持细调分辨率。例如，数字延迟线被配置为从模拟延迟线接收模拟输出信号，将模拟输出信号转换成被幅度偏置的模拟矩形脉冲，并且将数字方波输出给pwm发生器以便产生pwm信号。以下参照附图进一步描述本公开的附加的方面和细节。图1图示pwm调制系统100的示例，pwm调制系统100包括混合模数pwm装置102，混合模数pwm装置102操作以向模拟信号提供偏移（例如，时间延迟或相位偏移），同时也在单个操作步骤中控制pwm装置的分辨率。模数pwm装置102能够操作以处理在输入101处的模拟信号，并且还根据来自本机振荡器108的参考频率信号或载波信号提供偏移。模数pwm装置102包括分别与第一和第二数字部件122、124对应的第一和第二模拟部件104和106，第一和第二模拟部件104和106以及第一和第二数字部件122、124形成pwm装置102的不同通信信道130、132。pwm调制器装置102还能够包括处理器105、数据存储器103和振荡器108。处理器105能够是基带处理器、控制器、数字信号处理器等，其操作以促进信号用于经由一个或多个装置（诸如，pwm调制器装置102）的通信，所述一个或多个装置能够是移动电话、个人数字助理、收发器装置或作为无线或有线装置或系统传送或处理用于传输的信号的任何装置。数据存储器103能够存储能够经由处理器105执行的一个或多个可执行指令，并且被用于存储偏移信息、定时数据或其它信息以促进pwm处理。第一和第二模拟部件104和106能够从本机振荡器108接收振荡器信号作为用于在连续波或连续时域中处理模拟信号的参考或载波信号。第一和第二模拟部件104和106也能够操作以将来自本机振荡器的信号分离成沿着三百六十（360）度范围的不同相移，并且提供具有与发射器装置的动态范围或本机振荡器频率关联的时间延迟的模拟信号。通常利用粗调操作设置全数字系统的时间延迟，并且然后利用细调操作进一步校准全数字系统的时间延迟。在一个实施例中，第一和第二模拟部件104和106能够操作以单独仅在模拟域中按照满足（高于或低于）预定阈值的分辨率提供这种延迟，并且在一个步骤、一个处理层级或模拟流水线/链中提供调谐操作。例如，时间延迟的分辨率能够小于2皮秒或更小（例如，在大约1皮秒到大约2皮秒之间）或者小于一皮秒（10^-12）。第一和第二模拟部件104和106能够操作以便经由一个或多个模拟延迟线部件114-120处理模拟信号的不同部分或相位，所述一个或多个模拟延迟线部件114-120能够产生任意小的延迟。例如，第一和第二模拟部件104和106能够处理沿着整个相位谱（360度）的信号，并且每个模拟部件包括一对延迟线，其中一个延迟线处理两个象限中的信号，而另一延迟线处理其它两个象限中的信号。这些延迟线对114-120能够被组合以形成用于在下游经由数字部件122和124转换成具有高达百分之五十或低于百分之五十（例如，0至50%）的占空比的pwm周期的模拟信号的第一部分，其是pwm信号产生的数字域的一部分。另外或者替代地，第一和第二模拟部件104和106能够经由一个模拟延迟控制相移的整个三百六十度范围或分离成与输入模拟信号101的不同分区或部分对应的不同模拟延迟线。例如，另一对不同的延迟线也能够处理包括零和一百八十（180）度的信号，而在下游耦合到所述另一对不同的延迟线的另一对延迟线能够处理九十和两百七十度之间的信号。每个延迟线部件114-120中的一对模拟延迟线中的每个模拟线能够然后进一步处理例如分开的象限或其它分区，其中以下参照图2描述附加的细节和方面。替代地或者另外，一个或多个模拟延迟线114-120包括延迟部件或门，其被配置为在各种点提供时间延迟或偏移以基于振荡器108将模拟信号调制到基本延迟。延迟部件或门能够根据针对延迟线的控制信号而被编程，所述控制信号能够经由耦合到模拟延迟线114-120的不同位置的一个或多个复用器来实现。模拟延迟线114-120能够在一个长线中包括整个三百六十度相移范围，或者如以上所讨论，根据来自振荡器108的载波信号的不同相移被利用多个延迟线处理。pwm装置102接收一个或多个模拟输入信号101（包括经由振荡器108的振荡器信号）以便基于用于应用的操作频率在信号中产生偏移。第一信道130形成信号处理路径，其促进连同第二信道132的输出一起产生pwm信号。例如，pwm产生部件126接收数字矩形脉冲134和136，并且然后将pwm信号提供给pwm处理路径128以便由一个或多个部件（例如，驱动器、滤波器、天线等）进一步处理。在另一实施例中，pwm产生部件126能够包括逻辑阵列或门（例如，“与”门），所述逻辑阵列或门组合数字矩形脉冲134和136以产生用于传输的pwm信号。矩形脉冲134和136能够包括以前在模拟域中引入的偏移或时间延迟。数字部件122和124按照满足预定阈值的分辨率（诸如，低于2皮秒或小于一皮秒）维持延迟信号，所述分辨率在信道130或132的模拟域或连续（正弦）域中被建立或引入。数字脉冲信号134和136能够各自具有高达或低于百分之五十（例如，50%）的占空比，并且基于操作的频率提供不同相位用于由pwm产生部件126产生pwm信号以便被发送以用于应用（例如，功率控制、数据的通信等）。通信处理信道130和132分别包括第一和第二模拟延迟线114和116以及第三和第四模拟延迟线118和120。对应信道130和132的第一和第二分相部件110和112被配置为从振荡器108接收本机振荡器信号作为模拟信号，并且分别将模拟信号提供给数字部件122和124。数字部件122进而提供具有在模拟域或连续时域中引入的相同细调分辨率的数字方波脉冲，所述细调分辨率能够小于一皮秒延迟。分相部件110和112能够操作以保留包括pwm装置102和对应部件的单个管芯/基底或者一个或多个管芯/基底上的空间。例如，分相部件110和112能够使每个信道130、132能够并行地处理具有不同相移的不同模拟信号。例如，分相部件110和112被配置为接收本机振荡器108的载波信号，并且进一步经由模拟部件104和106将相移载波信号提供给第一和第二信道线。第一和第二模拟部件104和106每一个分别包括第一（模拟）延迟线部件114、118和第二（模拟）延迟线部件116、120，所述第一（模拟）延迟线部件114、118和第二（模拟）延迟线部件116、120是被配置为处理不同相移模拟信号的模拟部件。例如，第一分相部件110能够处理从零度到三百六十度的信号以便处理一个相位的信号，并且第二分相部件112能够处理另一相位中的从零度到三百六十度的信号以在两个信道130和132之中形成差分处理路径，所述差分处理路径用于按照高达50%或低于50%的占空比（例如，针对每个处理的模拟或数字处理线按照50%占空比或更低占空比）以不同相移处理整个三百六十度范围。延迟线部件114至120能够各自按照在模拟信号中提供的细调分辨率在输入信号内产生选择的相位延迟，这在数字域中完成，而不在pwm装置102中执行另外的调谐操作。延迟线114至120中的每个延迟线能够接收经由对应分相部件110和112产生的不同正交相位模拟信号。第一延迟线部件114能够接收具有沿着整个相位范围的一个象限的相移的第一模拟信号。第二延迟线部件116能够接收具有沿着整个相位范围的另一不同象限的相移的第二模拟信号。同样地，按照占空比的不同相位，第三延迟线部件118能够接收具有沿着整个相位范围的一个象限的不同相移的第三模拟信号，并且第四延迟线部件120能够接收具有沿着整个相位范围的另一象限的不同相移的第四模拟信号。虽然两个不同信道130和132被图示为具有针对不同正交的不同延迟线部件，但延迟线部件能够沿着整个三百六十度范围或按照除象限之外的整个相位范围的不同分区（诸如，按照相位扇区的八分圆（八分之一）或其它相位分区）处理信号。模拟部件104和106的模拟延迟线114、116和118、120中的每个模拟延迟线分别将模拟输出信号提供给数字部件122和124。数字部件转换具有按照小于一皮秒的细调分辨率产生的时间延迟的模拟信号。数字部件122和124然后将数字信号或矩形脉冲的不同相位提供给pwm产生部件，同时按照与在模拟延迟线114至120中设置的分辨率相同的分辨率维持保留时间延迟。pwm系统100的优点在于它组合两界的益处：用于pwm调制器装置102的设计的模拟和数字，使pwm调制器装置102成为混合模数pwm调制器。模拟界/域能够被用于灵活实现细分辨率时间步长延迟线和数字界/域以用于以简单和成本有效的方式实际实现pwm信号。为了进一步提高pwm装置102的时间延迟分辨率，提出一种模拟中心方案。具体地讲，pwm装置102具有操作和处理基于传统传输线的性质的优点。因此，pwm装置102的性能不再受技术节点性能（门延迟）限制。这意味着：现在可在没有额外的成本的情况下实现低分辨率步长（例如，2皮秒步长或低于2皮秒步长）。提出的解决方案的附加优点在于：因为模拟延迟线112内的基本延迟部件仅包括无源元件，所以与数字实现方式相比，所述一个或多个延迟线114-120不消耗任何功率，所述数字实现方式不仅消耗功率，而且所述功率严重依赖于电信应用的载波（切换）频率。这些部件能够因此在它们的操作中包括任意或预定的小分辨率标度。不可避免地，基于传输线的pwm装置102使其成为混合模数pwm，所述混合模数pwm处理不符合pwm（发射器）的数字性质的连续波（正弦）信号。为了解决该问题，混合模数pwm装置102在一个处理步骤中提供细时间和粗时间分辨率，所述细时间和粗时间分辨率由模拟部件110的模拟延迟线114-120在连续波域中采用，从而在调制器的输出116处导致提高的频谱纯度性能。参照图2，图示根据公开的各种方面的pwm调制器装置200的另一示例。装置200包括如以上关于图1的pwm装置102所讨论的类似部件。装置200包括第一通信信道230和第二通信信道232。本机振荡器201将模拟振荡器信号提供给信道230和232，其中分相部件210和212操作以产生针对载波信号的不同相移，并且利用不同相移载波信号将模拟信号提供给不同模拟部件206和208。例如，不同模拟信号能够根据四个不同模拟延迟线268-274而被正交相移。虽然正交相移被图示为用于沿着对应模拟延迟线268-274处理，但也能够实现其它相移和不同数量的对应延迟线。例如，第一分相部件210能够被配置为提供具有第一象限（例如，零度）内的第一相移的第一相位正交信号和包括第三象限（例如，180度）内的第二相移的第二相位正交信号。第一分相部件210也能够将正交信号（例如，第三和第四正交信号）提供给第二模拟延迟线270，所述正交信号在相位方面不同于在第一模拟延迟线268接收的模拟信号。第二模拟延迟线270接收第二象限（例如，90度相移）和第四象限（例如，两百七十度）内的模拟信号。照此，例如，能够按照占空比（例如，50%）沿着一对模拟延迟线268和270处理以度为单位的整个相位谱以补充和类似地处理模拟信号（包括lo载波）的相移部分，像第二信道204的第二分相部件212一样。第二分相部件212与第一分相部件210类似地操作，但具有来自本机振荡器206的lo信号的不同部分或反向部分（inverse）。第二分相部件212能够被配置为将具有不同相移的正交信号提供给第二信道208的第三和第四模拟延迟线272、274。第二分相部件212能够被配置为将具有不同相移的不同正交信号提供给第三和第四模拟延迟线272、274以进一步处理模拟信号，所述模拟信号能够是关于第一信道206的以高达或低于百分之五十（例如，50%）的占空比的反向信号。在另一实施例中，第一分相部件210和第二分相部件212每一个分别包括第一正交部件244和248、第二正交部件246和250。每一对第一和第二正交部件244、246和248、250能够包括一个或多个平衡不平衡转换器，并且分别耦合到混合部件240和242，所述混合部件240和242能够包括例如lc兰格耦合器。原始正弦载波（lo信号）例如由第一和第二正交部件244-250划分到象限中，所示第一和第二正交部件244-250能够包括例如硅集成平衡不平衡（平衡不平衡转换器）变换器。平衡不平衡转换器244-250和能够包括lc兰格耦合器的混合部件240、242被配置为提供90º相移。这样，每个模拟延迟线268-272仅处理一个象限而非全部360º相移，从而使模拟部件206和208显著较小，并且因此，不受布线寄生效应和失配的影响。在另一实施例中，模拟部件206和208分别按照设置为低于预定阈值的分辨率（诸如，针对模拟部件206和208的大约2皮秒或更小）将时间延迟引入到各相移模拟信号中。例如，由模拟延迟线268-274引入的偏移（相移或时间延迟）能够是根据串联耦合的tl或延迟部件的各种位置处的一个或多个小延迟步长，所述串联耦合的tl或延迟部件按照以皮秒的分数的步长操作。每个延迟链268-274的延迟部件能够组合以提供每个延迟线或装置200总体的总分辨率，所述总分辨率能够小于2皮秒，其中每个步长小于一皮秒。因此，延迟链268至274的每个延迟部件能够具有小于一皮秒的小的任意延迟。组合地或个别地，时间延迟的分辨率提供这样的水平：在所述水平下，不同相移信号被选择以对应于模拟载波（lo）信号以便基于例如特定应用频率设置正弦模拟信号。模拟延迟线/链能够包括许多模拟限幅器块tl，模拟限幅器块tl后面有与其级联连接的许多数字反相器或限幅器块222和224，所述数字反相器或限幅器块222和224能够包括数字反相器，通过将处理划分成以例如度或弧度为单位的整个相位谱的象限或其它分数能够减少所述数字反相器。即使模拟延迟线268-274也能够被组合以形成用于处理一半或以及全部、完整频谱的更长的链。每个模拟延迟线268-274能够分别包括第一（顶）复用器252、256、260和264，并且能够分别包括第二（底）复用器254、258、262和266。复用器252-266分别操作以选择用于经由串联耦合的延迟部件tl引入延迟的模拟信号的相位。第一（顶）复用器252能够被耦合到例如模拟延迟线268的第一延迟处理线214，模拟延迟线268能够是差分延迟线，并且第二（底）复用器254能够被耦合到模拟延迟线268的第二处理延迟线216。对于第二、第三和第四模拟延迟线270、272和274，也能够重复具有第一和第二处理延迟线的相同配置。虽然图示了差分模拟延迟线，但作为替代方案或除了其它配置之外，也能够实现单端版本。每对模拟延迟线268、270和272、274能够彼此耦合。例如，模拟延迟线268的第一（顶）复用器252能够连接到第二模拟延迟线270的第二（底）复用器。另外，第二模拟延迟线270的第一（顶）复用器256能够连接到第一模拟延迟线268的第二（底）复用器254。另外，第三模拟延迟线272的第一（顶）复用器260能够连接到第四模拟延迟线274的第二（底）复用器266，并且第一（顶）复用器264能够连接到第二（底）复用器262。同样地，这些连接中的每个连接能够分别在每对模拟延迟线268、270和272、274内耦合在一起，并且在数字部件222224处按照小于2皮秒的分辨率将具有期望时间延迟的模拟信号提供给处理的数字阶段。具有某个分辨率的时间延迟的模拟（正弦）信号然后被输出给对应数字部件222和224，以下在图3中进一步详述数字部件222和224。数字部件222和224能够包括耦合到数字限幅器的模数接口链（如图3中所示）。数字部件222和224偏置模拟信号并且增加幅度，以便对应于那里的数字限幅器部件。这些信号能够是例如模拟到电压电平方波。数字部件222和224将数字方波或数字矩形脉冲提供给pwm产生部件226，同时在这些信号方面维持模拟部件206和208的单个调谐步长或级的分辨率。pwm产生部件226进一步按照由保留的模拟部件206和208的细调操作提供的分辨率利用时间延迟基于高达或低于百分之五十（例如，50%）的占空比根据方波或矩形脉冲产生pwm信号。在另一实施例中，连续时间或连续波信号的转换由模拟延迟线268、270、272和274处理成可容易地用于经由逻辑门226（例如，“与”门或其它逻辑操作门）产生pwm信号所需的逻辑操作的数字脉冲。对于这种连续波到脉冲波转换，数字限幅器单元的链能够被用作数字部件222和224，所述数字部件222和224也能够连接到每个模拟延迟线268-274的串联连接中的模拟延迟部件或模拟延迟限幅器tl的链。串联耦合以形成模拟延迟线268-274的模拟延迟部件tl的输出是小信号正弦波，所述小信号正弦波能够然后被转换成例如数字（0到vdd）脉冲。数字限幅器链222和224的输出表现出高驱动能力，因为最后的pw调制信号能够被配置为驱动50欧姆负载。数字限幅器链222和224能够被成对地实现，以便适应两个异相信号或来自每个信道204和206的模拟延迟线268、270和272、274的模拟输出信号。在数字部件222和224的数字限幅器链之后，快速、高驱动能力“与”门226能够被用于根据标称50%占空比矩形脉冲产生pw信号。参照图3，图示由根据公开的各种方面的数字部件（例如，图2的数字部件222和224）配置的示例，该数字部件在pwm装置或pwm系统中处理模拟信号。混合模数pwm装置300类似于以上讨论的pwm装置，混合模数pwm装置300按照以下方式在模拟时移信号310由模拟部件（例如，图2的模拟部件206、208）输出和pwm部件（例如，“与”门226）的操作之间提供接口：在矩形脉冲312的产生中始终维持在连续波域中实现的细时间分辨率步长。模拟部件206和208的输出仍然是正弦波，并且被进一步转换成矩形脉冲312以便在作为逻辑门、逻辑门的阵列等（例如，“与”门）的pwm部件226内产生pwm信号。为了这个目的，代表数字部件222或224的数字部件302能够各自包括限制放大器的链。数字部件302包括三个主要部分：模拟限幅器304、模数限幅器接口306和纯数字限幅器308。模拟限幅器304能够是串联耦合或另一配置的模拟限幅器的链，所述模拟限幅器的链接收小幅度正弦波。模拟限幅器能够操作为模拟放大单元，所述模拟放大单元包括被用于朝着轨至轨电压增加信号幅度的级联差分对。模拟链被成对地实现以便适应来自模拟部件206和208的两个异相信号。然后，模数接口306从模拟限幅器部件304接收差分信号，并且操作以控制该信号的模拟和数字部分之间的偏置。随后，数字限幅器部件308能够是cmos反相器308的链，所述cmos反相器308被配置为提供输出312作为最后轨至轨矩形脉冲，以供给pwm发生器部件（例如，数字“与”门226）的输入。（多个）数字反相器或数字限幅器部件308的链表现出增加的驱动能力，因为最后的“与”门226接收以便利用最小的可能的上升时间和下降时间极快地操作并且也提供负载驱动能力（诸如，50欧姆驱动负载能力）。参照图4，图示连续时域中的模拟信号波形的示例。这里，小信号正弦波402被转换成模拟非零偏置矩形脉冲404。如上所述，来自模拟部件206和208的信号是连续模拟信号，所述连续模拟信号已在每个延迟部件处按照小于总共大约2皮秒或分数的分辨率利用期望时间延迟被引入。模拟限幅器304接收小幅度正弦波，所述小幅度正弦波在幅度方面小于由模拟限幅器输出给模数接口306的信号。然后，模数接口306从模拟限幅器部件304接收差分信号，并且操作以控制该信号的模拟和数字部分之间的偏置。模数接口306的输出包括没有恒定占空比的模拟非零偏置矩形脉冲404，但具有较高值和较低值。图5图示本文公开的pwm装置的时间单位步长性能的示例。如能够看出，能够实现低于2皮秒（10^-12）或小于1皮秒的步长，其中在经由模拟部件206和208引入的两个信号部分502和504之间的延迟中图示差异。载体频率处于2.65ghz。图6图示一个或多个数字限幅器308的最后操作。例如，模拟矩形脉冲602由数字限幅器308接收，并且被转换成cmos兼容方波，其供给pwm发生器226（例如，“与”门）的输入。方波604代表相对于低值的高值，其能够对应于逻辑零或逻辑一。来自不同数字限幅器222和224的两个数字方波604在“与”门226处被组合以便提供完整pwm信号。通过针对给定技术将混合信号pwm调制器的有源部分设计为尽可能宽带，pwm调制器的性能在操作的频率范围中始终不变——与其中电气性能随着频率而迅速降低的它的全数字实现对应部分相反。这基本上由于下述事实所导致：模拟延迟线的时间分辨率是技术不可知的。本文描述的提出的混合模数pwm装置实施例的输出频谱能够包括例如在大约2.65ghz的载波频率下低于-47dbc的误差向量幅度（evm）和相邻频道泄漏比（aclr）二者。相比之下，全数字pwm实现方式具有针对1ghz的载波频率的大约-30dbc的evm，但在2.5ghz下降至低于-25dbc（对于aclr，具有类似行为）。尽管在本公开内描述的方法在本文中被图示和描述为一系列动作或事件，但将领会的是，不应该以限制性意义解释这种动作或事件的图示的排序。例如，一些动作可按照不同次序发生和/或与除了本文图示和/或描述的动作或事件之外的其它动作或事件同时发生。另外，可能并不需要所有图示的动作来实现本文中的描述的一个或多个方面或实施例。另外，可在一个或多个分开的动作和/或阶段中执行本文描述的一个或多个动作。参照图7，图示根据各种方面的用于在pwm装置中产生用于传输的pwm信号的示例性处理流程。方法700在702处以经由多个模拟延迟线（例如，模拟延迟线268-274）接收用于处理的模拟信号而开始。在704处，所述多个模拟延迟线在连续时间或模拟域中产生针对模拟信号的偏移（例如，时间或相位延迟）。模拟延迟线利用具有载波频率的模拟信号的单个细调操作将偏移引入到模拟信号，并且按照满足预定阈值（例如，小于2皮秒或小于1皮秒）的细调分辨率为模拟信号提供时间延迟。在706处，模拟延迟线按照所述分辨率将具有所述偏移或延迟的模拟信号提供给多个数字反相器（例如，222、224或308）。在708处，pwm产生部件226响应于来自一个或多个数字反相器的数字矩形脉冲基于用于pwm传输的时间延迟和分辨率产生pwm信号。该方法还能够包括：将具有时间延迟的模拟信号转换成在幅度方面偏置的模拟矩形脉冲，并且经由多个数字限幅器（例如，限幅器部件308）输出数字方波。在另外的实施例中，方法700能够包括：产生要沿着所述多个模拟延迟线中的不同模拟延迟线处理的载波信号的第一多个正交信号，并且产生要沿着所述多个模拟延迟线中的不同的附加模拟延迟线处理的第二多个正交信号，所述第二多个正交信号在相移方面不同于载波信号的第一多个正交信号。图8以抽象水平图示示例性pwm系统800，pwm系统800操作以便为模拟输入信号提供偏移（例如，时间延迟或相位偏移），同时也在单个分级处理步骤中或在没有多次调谐的情况下控制pwm装置802的分辨率。与数字pwm装置不同，pwm装置802（例如，混合模数pwm装置）处理在输入801的模拟信号，并且根据来自本机振荡器806的参考频率信号或载波信号提供预定或期望时间延迟。pwm调制器装置802包括例如处理器804、数据存储器806、振荡器808、模拟部件810和数字部件814，以便例如在模拟时域内利用单个调谐操作引入时间延迟。处理器804能够是基带处理器、控制器、数字信号处理器、控制器、微处理器等，以促进经由pwm调制器装置802处理用于通信的信号。数据存储器806能够存储能够经由处理器804执行的一个或多个可执行指令，并且被用于存储用于在模拟部件中处理模拟信号的传输线模型或传输线的建模轮廓。传输线模型例如能够是用于建立一组准则的沿着传输线的连续波传输的建模，所述一组准则能够包括偏移信息、定时数据或用于促进pwm处理的其它信息（诸如，例如载波信号信息、时间延迟步长或总装置时间延迟）。该模型能够包括基于模拟延迟线812的配置的一组参数，并且还包括一个或多个参数（诸如，电感、电阻、电容或其它信号传输性质）。例如，模拟部件810能够从本机振荡器808接收用于在连续波或连续时域中处理模拟信号的振荡器信号。模拟部件810能够利用一个或多个模拟延迟线（链）812处理具有沿着三百六十（360）度范围的不同偏移或时间延迟的来自本机振荡器的信号。例如，模拟延迟线812能够基于发射器装置或本机振荡器频率的动态范围选择性地将时间延迟引入到模拟信号，根据特定应用（例如，传感器通信、移动通信、子系统通信等）改变所述动态范围。在一个实施例中，模拟延迟线812包括多个模拟延迟部件830a-830n，所述多个模拟延迟部件830a-830n操作以按照满足（高于或低于）预定阈值（例如，2皮秒或更小，诸如1皮秒的分数）的调谐分辨率提供时间延迟。模拟信号的时间延迟能够由模拟延迟线812在一个操作中提供而不需要另一调谐操作，或者换句话说，不需要粗调和然后进一步在信号方面增加粗调分辨率的细调处理的双步骤操作，如在数字pwm装置中经常发生。换句话说，模拟延迟线812经由模拟延迟线部件810在一个步骤、一个处理层级或模拟流水线/链中提供调谐操作。在模拟信号在数字部件814处被提供给pwm装置802的数字域之前，也发生偏移产生。例如，时间延迟的分辨率能够小于2皮秒或更小（例如，在大约1皮秒到大约2皮秒之间）或者小于一皮秒（10^-12）。在另一实施例中，能够根据传输线模型任意设置分辨率。例如，模拟延迟线812能够包括彼此串联耦合的许多电感器818a-818n以及耦合在每对电感器和地之间的电容器或电容支路，所述电容器或电容支路按照并联配置彼此连接，其中每个电感器和电容器能够形成模拟延迟部件或lc延迟块（如在图9中进一步详述和图示的）。能够基于配置为模拟延迟线812的传输线的建模和指示通过传输线传输信号的性质确定每个电感器818a-818n和电容器820a-820n的电感值和电容值。能够动态地实现模型或利用设定数量的无源元件（例如，电感器、电容器、电阻器等）预先配置模型，以利用电感和电容沿着模拟延迟线向模拟输入信号提供一个或多个时间延迟，所述电感和电容促进通过模拟延迟线812（类似于传输线）传输（例如，电流、磁场、电场、电压、频率、电容、电感器、阻抗等）。另外，模拟部件810能够包括一个或多个模拟延迟线部件812，所述一个或多个模拟延迟线部件812能够在作为电感器818a-818n和电容器820a-820n的lc块的每个模拟延迟部件830产生预定或期望小延迟，其中n能够代表任何期望数字。每个模数部件830a-830n的时间延迟对应于用于激活特定模数部件830a-830n的时间常数或开关常数，所述时间常数或开关常数能够不同或彼此之间一致。基于针对模拟输入信号801确定的时间延迟，处理器或控制器804能够选择性地激活任何数量的模数部件830a-830n，以控制以某个分辨率（例如，小于1皮秒或小于2皮秒）在单次调谐操作中向模拟信号提供的延迟量。时间延迟能够由pwm装置802例如基于应用、输入信号的性质或特定lo频率或与特定应用（例如，电信、传感器数据、载波频率等）对应的本机振荡器808的性质确定。例如，模拟延迟线部件812能够包括与来自本机振荡器808的本机振荡器信号的一个或多个相移对应的一个或多个模拟延迟线，以用于针对不同相移在一个线路中或并行地处理模拟信号。如以上参照图1或2所述，模拟延迟线能够被组合以在下游经由数字部件814形成不同信号输出，作为装置802的pwm信号产生的数字域的一部分。不同组的处理线能够被组合以形成将要经由pwm处理链820传输的pwm信号，所述pwm处理链820能够包括例如一个或多个驱动器、低通滤波器或其它滤波器以及天线，如pwm处理路径328中所示。每个组合处理信号的占空比能够具有例如高达或低于百分之五十（例如，50%）的占空比，并且能够被组合以彼此互补从而产生用于传输的单个pwm信号。在另一实施例中，数字部件814能够被配置为从模拟部件810接收模拟输出信号，并且产生一个或多个数字矩形脉冲。数字部件814产生具有在模拟部件810中引入的偏移（例如，时间延迟）的一个或多个数字矩形脉冲，同时将调谐分辨率保持在预定范围或阈值（例如，大约2皮秒或更小），经由模拟部件810的模拟延迟线812在模拟域中设置所述预定范围或阈值。例如，数字部件814能够包括一个或多个数字延迟线或反相器，所述一个或多个数字延迟线或反相器被配置为从一个或多个不同模拟延迟线接收模拟输出信号，并且然后根据一个或多个相移将模拟输出信号转换成模拟矩形脉冲。数字部件814然后从每个数字延迟线输出数字方波以用于随后产生pwm信号。pwm调制器装置802因此操作以产生频率，以便在一个或多个电路（诸如，微处理器或其它电子装置（例如，移动装置））中例如合成、恢复、解调、稳定或分配用于信号的时间脉冲。pwm调制器装置802能够被配置为在小于2皮秒或小于1皮秒的分辨率内基于单个细调操作修改、调整或设置针对相位或时间延迟的频率，该分辨率模拟域中设置并且在数字处理中始终保持。图9图示根据本文描述的方面或实施例的模拟部件810的模拟延迟线812的示例。模拟延迟线812促进一步时间延迟调谐，所述一步时间延迟调谐能够被用于在单个调谐处理中在硅集成电路中构造有效脉宽调制器。模拟延迟线812采用分接模拟延迟部件902a-902n（lc单元延迟块）作为同一基底内的模拟处理链，所述模拟处理链能够被选择性地分接以产生和控制针对模拟输入信号的时间延迟。例如，能够通过利用简单的开关904a-904n来提供模拟输入信号的分接，所述开关904a-904n能够包括一个或多个晶体管（例如，mosfet晶体管、p-mos晶体管、n-mos晶体管等）、极柱式开关或操作为用于以下情况的开关的其它开关部件：选择性地激活模拟延迟线812或沿着模拟延迟线812串联地耦合在一起的模拟延迟部件。开关904a-904n的选择能够确定沿着模拟延迟线812激活的模拟延迟部件902a-902n的数量，并且因此确定提供给被处理的模拟信号的时间延迟量。例如，通过在节点间或电流求和节点906a处选择性地激活开关904a，能够产生时间延迟。因为904a是第一模拟延迟部件902a，所以时间延迟能够近似等于仅个体模拟延迟部件的时间延迟，该时间延迟近似等于由开关904a在节点906a处进行对模拟延迟部件902a激活的频率响应、rc常数或时间常数。例如，通过选择性地激活不同模拟延迟部件（例如，902n），不同时间延迟能够进一步被提供给模拟延迟信号，其中引入的时间延迟将会等于用于处理模拟信号而沿着模拟延迟线812激活的每个模拟延迟部件902a-902n的时间常数。沿着模拟延迟链的点能够因此在节点906a-906n处被选择性地激活，其中从902a直到激活的模拟延迟部件的模拟延迟部件能够被激活并且提供时间延迟（例如，沿着模拟延迟到选择的点或节点的激活部件的时间常数）。例如，电流求和节点的选择能够基于模拟输入信号、本机振荡器信号与一个或多个信号性质的输入信号的比较，或者基于pwm装置802的特定应用预先确定该电流求和节点的选择。简单的一级方案因此被提供用于将偏移（诸如，时间延迟）引入到模拟信号，因此，避免了分级结构（即，粗-细调谐）方案，并且该系统不遭受存储效应。在一个方面，能够在mos开关的输出处经由节点间或电流求和节点906a-906n中的任何一个提供信号复用，其中n能够是大于一的整数。每个电流求和节点906a-906n能够操作以接收控制或路由信号（例如，经由图8的处理器804）从而选择性地激活一个或多个开关904a-904n，所述一个或多个开关904a-904n相应地激活沿着模拟延迟链812的每个模拟延迟部件902a-902n。基于在对应电流求和节点906a-906n处的阈值或控制或电流信号，每个开关904a-904n能够在栅极端子处被控制以便例如进一步驱动开关。如以上所讨论，每个模拟延迟部件902a-902n能够包括与模拟延迟部件902a-902n的瞬态或时间常数对应的延迟，该延迟能够由定义时间步长的对应电容和电感值定义。时间常数能够是例如特定模拟延迟部件902a的（例如，一阶时不变系统的）频率响应，或者换句话说，在特定时间中物理量或信号从零上升到其最后稳态值的一部分的改变所需的时间。任何一个模拟延迟部件902a-902n的时间延迟能够是固定的，或者基于特定应用或输入信号而被预先确定。替代地，期望时间延迟能够由处理器或其它部件基于例如振荡器108的lo信号和接收的输入信号的信号性质确定。然后通过沿着模拟延迟线812在选择的电流求和节点906n处对开关904a-904n发信号，能够控制期望时间延迟。提供给模拟信号的时间延迟能够然后基于已被激活的模拟延迟线812的模拟延迟部件902a-902n的累积时间常数。在一个实施例中，模拟延迟线812配置能够是完全无源的（仅具有无源电气部件），以使得模拟延迟线812消耗零功率。通过基于传输线模型例如利用分接lc块（例如，模拟延迟部件902a-902n）替换数字延迟元件的反相器链，门延迟常数（大约几皮秒或更小）本质上由电感l和电容c值替换，所述电感l和电容c值将时间常数定义为时间步长，并且大大提高延迟分辨率。在另一实施例中，模拟延迟线（lc时间延迟链）812被配置为具有按照菊花链配置彼此串联地连接的集成电感器818a-818n，其中每个电感器被构造为发夹型或发针型电感器。这能够提供各种优点，在图10中利用具有沿着水平x轴和垂直y轴的布局的示例性发针型电感器进一步详述这一点。这些发夹型电感器包括沿着轴线（x轴）的u形弯曲或马蹄形弯曲曲线，并且能够按照在每个电感器818a-818n的输入1002和输出1004（具有指向其的相应三角形）串联地配置的串联或菊花链被耦合在一起。u形弯曲部分能够相对于y轴位于在每个电感器818a-818n的一端，而每个电感器818a-818n的输入1002和输出1004能够相对于y轴位于相对端。电感器1000（例如，电感器902a）的末端能够包括输入1002和输出1004，从而形成马蹄形弯曲或l形腿，所述马蹄形弯曲或l形腿能够连接到模拟延迟线810的输入、经由节点906a-906n的另一电感器或模拟延迟链812的输出。图8和9的完整模拟延迟链812能够被实现在硅中，例如，通过以下能够确定模拟延迟链812中采用模拟延迟部件902a-902n的总数：（a）选择的通信系统的载波频率（输入模拟（射频）信号的信号周期t）或（b）特定模拟延迟部件902a的优选时间延迟或时间步长ts。这两个参数能够被用于定义将要被实现或激活的模拟延迟线片段或模拟延迟部件902a-902n的总数（n），其中数字n=t/ts。基于模拟延迟部件或模拟延迟线812的片段的数量n和技术基本参数ronxcoff，模拟延迟线的低通行为的主导极点能够被定义：ronxcoffx（n-1），其中n是沿着模拟延迟线812激活或实现的部件的数量，r是电阻，并且c是在模拟延迟部件的频率响应期间的电容。该极点能够影响pwm装置812的频谱纯度，并且因此，仔细选择最小时间步长以及因此仔细选择针对给定载波频率的模拟延迟部件或片段的总数是有益的。然而，对于给定数字技术，ronxcoff乘积显著小于门延迟，并且另外，现代nm级cmos处理的开关性能与在昂贵的iii-v技术中获得的开关性能相当。在一个示例中，以下的表i说明针对不同技术总结的一些指示性ronxcoff乘积。根据表i，明显的是，普通nm级cmos处理在开关速度方面表现出有竞争力的性能，因此不需要采取其它昂贵的选择。表i：针对不同技术的ronxcoff如下：技术ronxcoff（飞秒）单片pin二极管100-200gaasmmic224cmossoi/sos（0.18um）250ganmmic400普通cmos（40nm）200图11图示根据本文描述的各种实施例或方面的形成各种模拟延迟部件的集成电感器的电气性能的曲线图1100的示例。例如，能够在曲线1102和1104中看到图8和9的pwm装置802的性能。例如，曲线1102沿着垂直y轴图示电感（例如，亨），其中水平x轴代表以ghz为单位的频率。例如，曲线1104沿着垂直y轴图示质量因数，其中水平x轴也代表以ghz为单位的频率。通过硅测量能够验证发针型电感器的性能。对于特定应用，电感器的质量因数并不重要，因为质量因数是例如能够描述pwm装置802的信号响应能够欠阻尼的程度以及表征相对于中心频率的带宽的参数。在一个实施例中，任何一个或多个集成电感器818a-818n的形状能够被调谐以针对模拟延迟线812的总体性能优化。特别地，模拟延迟线812能够包括纵横比（y/x），所述纵横比（y/x）能够被修改或控制以便减小或增加电感器818a-818n的尺寸并且因此减小或增加沿着y轴的总体模拟延迟线的尺寸。在一个示例中，例如，通过在沿着x轴维持每个电感器的结构的同时仅在一个方向上（诸如，沿着y轴）改变该结构（例如，通过拉长或压缩），能够修改电感器818a-818n的时间常数。因此，如果必须基于接收的模拟（输入）信号的改变或应用而修改时间常数以及对应时间延迟，则能够仅沿着y轴修改集成电感器818a-818n，从而使用于处理线、控制开关激活或节点选择的主要信号和控制总线保持原样。图12图示根据公开的各种实施例的模拟延迟线的拓扑1200。例如，发针型电感器（例如，电感器818a-818n）能够按照“菊花链”配置连接，其中每个马蹄形状、u形弯曲结构的输入和输出直接串联连接。明显地，相对于采用传统正方形或螺旋形电感器的lc拓扑，显著减少布线寄生效应。发夹型或发针型结构能够实现维持小时间分辨率步长（针对每个模拟延迟部件，低于2皮秒或小于1皮秒）。模拟延迟线812的拓扑1200的布局能够使该结构极为灵活并且具有适应性：路由和控制信号1206能够保持在发针型电感器的镜像行之间的中间总线中，以使得如果时间常数必须被修改，则仅沿着y轴在结构上修改集成电感器，从而使主要信号和控制总线保持原样，如以上所讨论。在一个实施例中，能够沿着彼此耦合的镜像行1202和1204构造电感器818a-818n。电感器的每个行1202和1204能够包括近似相等数量的电感器，所述近似相等数量的电感器在数量上对应于例如模拟延迟部件902a-902n的总数以及具有连接到地和节点间906a-906n的电容器820a-820n的电容分路的数量。电感器行1202和1204能够在单个基底（例如，硅、管芯、印刷电路板等）上以彼此为镜像。每个发夹型电感器能够串联连接或者菊花链连接在按照菊花链配置连接的u形发夹型结构（例如，马蹄形状或u形弯曲曲线）的末端处的输入和输出线处。该结构成形与传统（正方形或八边形）电感器结构形成对比，所述传统电感器结构可能增加布线寄生效应或降低性能。为了克服这个问题，在同一基底的同一层（例如，顶端或金属层）中采用“发针型”或“发夹型”电感器结构。发针型电感器提供需要的电感值，同时将沿着x或水平轴线的pwm装置802的覆盖区限制于最小值，因此，允许最小长度布线作为一个优点。模拟延迟部件（例如，n=64）的群延迟特性也能够在例如2.5ghz附近操作，其中模拟延迟线812能够表现出随着频率的步长一致性和实时延迟行为。图13图示根据本文描述的方面的用于混合模数pwm装置利用单个调谐分辨率操作在模拟域中产生时间延迟的方法1300。在1302处，该方法包括：经由混合模数pwm装置802的模拟延迟线812接收一个或多个模拟信号801。在1304处，该方法还包括：经由模拟延迟线812的多个模拟延迟部件902a-902n基于传输线模型在连续时域中产生针对一个或多个模拟信号的时间延迟。在1306处，时间延迟的产生能够包括：经由耦合在所述多个模拟延迟部件中的模拟延迟部件之间的多个开关选择性地激活所述多个模拟延迟部件。通过沿着模拟延迟线的结构的一个轴线修改多个发夹型电感器的结构并且同时将该结构维持沿着该结构的另一轴线不变，能够修改多个模拟延迟部件的时间常数。该方法还能够包括：经由多个模拟延迟部件902a-902n中的模拟延迟部件902a基于电感器（例如，818a）的电感和电容器（例如，820a）的电容定义在沿着模拟延迟线812的位置处的时间延迟步长（例如，ts），所述电容器的电容基于传输线模型（例如，类似于针对存储在数据存储器806中的信号和电路值的无源电子结构的传输线的性质）。在另一实施例中，方法1300能够包括基于以下各项激活沿着模拟延迟线串联耦合的所述多个模拟延迟部件中的许多模拟延迟部件：pwm装置的载波频率和所述多个模拟延迟部件中的模拟延迟部件的预定时间步长。这能够包括：激活集成在基底的金属层上的具有u形转弯弯曲的发夹型电感器，以及基于由传输线模型定义的电感值、载波频率或时间延迟步长形成模拟延迟线内的所述多个模拟延迟部件中的模拟延迟部件。应用（例如，程序模块）能够包括执行特定任务或实现特定抽象数据类型的例程、程序、部件、数据结构等。此外，本领域技术人员将领会到，能够利用其它系统配置实践公开的操作，所述其它系统配置包括单处理器或多处理器系统、迷你计算机、大型计算机以及个人计算机、手持计算装置、基于微处理器或可编程的消费电子装置等，每个装置能够以可操作方式耦合到一个或多个关联的移动或个人计算装置。计算装置能够通常包括各种计算机可读介质。计算机可读介质能够是能够由计算机访问的任何可用介质，并且包括易失性介质和非易失性介质、可移动介质和不可移动介质。作为示例并且非限制性地，计算机可读介质能够包括计算机存储介质和通信介质。计算机存储介质包括以任何方法或技术实现的用于存储信息（诸如，计算机可读指令、数据结构、程序模块或其它数据）的易失性介质和非易失性介质、可移动介质和不可移动介质。计算机存储介质（例如，一个或多个数据存储器）能够包括但不限于ram、rom、eeprom、闪存或其它存储技术、cdrom、数字通用盘（dvd）或其它光盘存储器、磁卡带、磁带、磁盘存储器或其它磁存储装置或能够被用于存储期望信息并且能够由计算机访问的任何其它介质。通信介质通常包含计算机可读指令、数据结构、程序模块或调制的数据信号（诸如，载波或其它传输机制）中的其它数据，并且包括任何信息传送介质。术语“调制的数据信号”意指这样的信号：该信号具有以在该信号中编码信息的这种方式设置或改变该信号的一个或多个特性。作为示例并且非限制性地，通信介质包括有线介质（诸如，有线网络或直接有线连接）和无线介质（诸如，听觉、rf、红外和其它无线介质）。以上各项中的任何项的组合也应该被包括在计算机可读介质的范围内。应该理解，本文描述的方面可由硬件、软件、固件或其任何组合实现。当被实现于软件时，功能可被作为一个或多个指令或代码存储在计算机可读介质上或者在计算机可读介质上作为一个或多个指令或代码传输所述功能。计算机可读介质既包括计算机存储介质又包括通信介质，所述通过介质包括促进将计算机程序从一个地方传送到另一个地方的任何介质。存储介质可以是能够由通用或专用计算机访问的任何可用介质。作为示例并且非限制性地，这种计算机可读介质能够包括ram、rom、eeprom、cd-rom或其它光盘存储器、磁盘存储器或其它磁存储装置或者能够被用于以指令或数据结构的形式承载或存储期望程序代码装置并且能够由通用或专用计算机或者通用或专用处理器访问的任何其它介质。此外，任何连接被合适地称为计算机可读介质。例如，如果使用同轴线缆、光纤线缆、双绞线、数字用户线路（dsl）或无线技术（诸如，红外、无线电和微波）从网站、服务器或其它远程源发送软件，则同轴线缆、光纤线缆、双绞线、dsl或无线技术（诸如，红外、无线电和微波）被包括在介质的定义中。如本文所使用，磁盘和盘包括压缩盘（cd）、激光盘、光盘、数字通用盘（dvd）、软盘和蓝光盘，其中磁盘通常以磁方式再现数据，而盘利用激光器以光学方式再现数据。以上各项的组合也应该被包括在计算机可读介质的范围内。可利用以下各项实现或执行结合本文公开的方面描述的各种说明性逻辑、逻辑块、模块和电路：通用处理器、数字信号处理器（dsp）、专用集成电路（asic）、现场可编程门阵列（fpga）或其它可编程逻辑器件、分立门或晶体管逻辑、分立硬件部件或被设计为执行本文描述的功能的其任何组合。通用处理器可以是微处理器，但在替代方案中，该处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可被实现为计算装置的组合，例如dsp和微处理器的组合、多个微处理器、结合dsp核的一个或多个微处理器或任何其它这种配置。另外，至少一个处理器可包括可操作用于执行本文描述的一个或多个动作和/或行为的一个或多个模块。对于软件实现方式，可利用执行本文描述的功能的模块（例如，过程、函数等等）实现本文描述的技术。软件代码可被存储在存储单元中并且由处理器执行。存储单元可被实现在处理器内或实现在处理器外部，在该情况下，存储单元能够通过如本领域所知的各种方式以可通信方式耦合到处理器。另外，至少一个处理器可包括可操作用于执行本文描述的功能的一个或多个模块。本文描述的技术可被用于各种无线通信系统，诸如cdma、tdma、fdma、ofdma、sc-fdma和其它系统。术语“系统”和“网络”经常被可互换地使用。cdma系统可实现无线电技术，诸如通用地面无线接入（utra）、cdma2000等。utra包括宽带cdma（w-cdma）和cdma的其它变型。另外，cdma2000覆盖is-2000、is-95和is-856标准。tdma系统可实现无线电技术，诸如全球移动通信系统（gsm）。ofdma系统可实现无线电技术，诸如演进utra（e-utra）、超移动宽带（umb）、ieee802.11（wi-fi）、ieee802.16（wimax）、ieee802.20、flash-ofdm等。utra和e-utra是通用移动电信系统（umts）的一部分。3gpp长期演进（lte）是使用e-utra的umts的版本，e-utra在下行链路上采用ofdma并且在上行链路上采用sc-fdma。在来自称为“第三代合作伙伴计划”（3gpp）的组织的文档中描述了utra、e-utra、umts、lte和gsm。另外，在来自称为“第三代合作伙伴计划2”（3gpp2）的组织的文档中描述了cdma2000和umb。另外，这种无线通信系统可另外包括对等（例如，移动到移动）adhoc网络系统，所述对等adhoc网络系统经常使用不成对的未许可的频谱、802.xx无线lan、bluetooth和任何其它短距离或长距离无线通信技术。利用单载波调制和频域均衡的单载波频分多址（sc-fdma）是能够被用于公开的方面的技术。sc-fdma具有与ofdma系统的性能类似的性能和本质上类似的总体复杂性。sc-fdma信号因为它的固有的单载波结构而具有较低的峰均功率比（papr）。sc-fdma能够被用在上行链路通信中，其中较低的papr能够在发射功率效率方面有益于移动终端。此外，使用标准编程和/或工程技术，可将本文描述的各种方面或特征实现为方法、设备或制品。如本文所使用的术语“制品”旨在包括可从任何计算机可读装置、载体或介质访问的计算机程序。例如，计算机可读介质能够包括但不限于磁存储装置（例如，硬盘、软盘、磁条等）、光盘（例如，压缩盘（cd）、数字通用盘（dvd）等）、智能卡和闪存装置（例如，eprom、卡、棒、键驱动器等）。另外，本文描述的各种存储介质能够代表用于存储信息的一个或多个装置和/或其它机器可读介质。术语“机器可读介质”能够包括但不限于无线信道和能够存储、包含和/或承载（多个）指令和/或数据的各种其它介质。另外，计算机程序产品可包括计算机可读介质，所述计算机可读介质具有可操作用于使计算机执行本文描述的功能的一个或多个指令或代码。另外，结合本文公开的方面描述的方法或算法的动作和/或行为可被直接体现在硬件中，在由处理器执行的软件模块中，或者在其组合中。软件模块可驻留在ram存储器、闪存、rom存储器、eprom存储器、eeprom存储器、寄存器、硬盘、可移动盘、cd-rom或本领域已知的任何其它形式的存储介质中。示例性存储介质可被耦合到处理器，使得处理器能够从存储介质读取信息以及将信息写到存储介质。在替代方案中，存储介质可与处理器集成。另外，在一些方面，处理器和存储介质可驻留在asic中。另外，asic可驻留在用户终端中。在替代方案中，处理器和存储介质可作为分立部件驻留在用户终端中。另外，在一些方面，方法或算法的动作和/或行为可作为代码和/或指令的一个或任何组合或集合驻留在机器可读介质和/或计算机可读介质上，所述机器可读介质和/或计算机可读介质可被合并到计算机程序产品中。主题公开的图示的实施例的以上描述（包括在摘要中描述的内容）并不旨在是穷尽的或将公开的实施例限制于公开的精确形式。尽管本文为了说明性目的而描述了特定实施例和示例，但如相关领域技术人员能够认识到的，视为落在这种实施例和示例的范围内的各种变型是有可能的。在这个方面，尽管已结合各种实施例和对应附图描述公开的主题，但在适用的情况下应该理解，能够使用其它类似的实施例，或者能够对描述的实施例进行修改和添加以用于执行公开的主题的相同、相似、替代或替换功能，而不与主题偏离。因此，公开的主题不应局限于本文描述的任何单个实施例，而是应该以根据以下所附权利要求的宽度和范围解释公开的主题。特别地，关于由上述部件或结构（组件、装置、电路、系统等）执行的各种功能，用于描述这种部件的术语（包括对“设备”的提及）旨在对应于（除非另外指示）执行描述的部件的指定功能（即，在功能上等同）的任何部件或结构，即使不在结构上等同于执行在本发明的本文图示的示例性实现方式中的功能的公开结构。另外，尽管可以仅关于几个实现方式之一公开特定特征，但是这种特征可以与其它实现方式的一个或多个其他特征相组合，如对于任何给定或特定应用可能期望和是有利的。当前第1页12