一种PCM/DPSK/FM调制解调模块及方法与流程

本发明涉及安控通信领域，特别涉及一种PCM/DPSK/FM调制解调FPGA实现方法。

背景技术：

随着国际社会军事、政治、经济形势的发展，对安控系统的要求越来越高。从我国目前的安控信号看，速率通常比较低，一般在几百比特/秒到几十千比特/秒，占用的信号带宽比较窄，而由于航天器运动造成的多普勒频偏最大能达到几百千赫兹，早已超出了信号带宽范围。如果直接采用PSK调制，接收机无法对信号进行跟踪解调。即使有部分采用FM/DPSK二次调制，也大都是半模拟半数字的实现方法，数据处理较为困难，开发难度大。随着安控通信领域的发展，这种调制体制已无法满足人们的需求。

技术实现要素：

本发明提出了一种PCM/DPSK/FM调制解调模块及方法。

实现本发明目的的技术解决方案为：一种PCM/DPSK/FM调制解调模块，包括调制模块和解调模块两部分，所述调制模块包括依次连接的脉冲编码调制模块、差分编码模块、BPSK副载波调制模块和二次FM调制模块，其中脉冲编码调制模块用于将接收到的安控信息进行脉冲编码，并将编码后的信号通过差分编码模块传送给BPSK副载波调制模块，差分编码模块用于对脉冲编码后的信号进行差分编码，BPSK副载波调制模块用于对差分编码后的信号进行BPSK的副载波调制，并将输出的调制信号送给二次FM调制模块，二次FM调制模块用于对BPSK副载波调制信号进行FM的二次调制；

解调模块包括下变频模块、CIC抽取模块、FM解调模块、DPSK解调模块，位定时模块；

其中下变频模块用于把接收信号频率变换到零频，并将下变频后的信号通过CIC抽取模块送给FM解调模块，CIC抽取模块对下变频后的信号进行200点的抽取；FM解调模块用于对抽取后的信号进行FM的解调得到DPSK副载波调制信号，并将输出信号送给DPSK解调模块；DPSK解调模块用于对输入信号进行差分解调，并将输出信号送给位定时模块；位定时模块用于对差分解调后的信号做位定时处理，得到最佳的判决点，从而解调出安控信息。

一种基于上述PCM/DPSK/FM调制解调模块的PCM/DPSK/FM调制解调方法，所述调制方法包括以下步骤：

步骤1、对安控信息进行脉冲编码调制；

步骤2、对脉冲编码调制后的信号进行DPSK副载波调制，具体为：先对脉冲编码调制信号进行差分编码，再对差分编码后的信号进行BPSK信号调制，调制载波为一个低频的副载波信号；

步骤3、对DPSK副载波调制后信号进行二次FM调制，先对DPSK副载波调制信号进行I,Q两支路的信号相加，再把相加的信号乘一个比例因子k，最后用乘比例因子的信号去控制一个DDS模块的频率控制字得到二次FM调制信号，将得到最终调制信号并输出；

所述解调方法，包括以下步骤：

步骤A、对接收到的中频信号进行带通采样；

步骤B、对采样后的数据进行数字下变频处理，将信号频率变到零频附近，再对下边频后的信号进行200点CIC抽取滤波，得到I,Q两路信号；

步骤C、对CIC抽取后的信号进行FM解调，FM解调采用小角度近似法进行差分鉴频，从而得到信号的频率信息，输出DPSK调制信号；

步骤D、对得到的DPSK调制信号进行DPSK解调，DPSK解调采用差分解调，先对FM解调信号进行延时一个符号长度的处理，再把未延时信号和延时信号相乘进行前后符号的相位对比，从而解调DPSK副载波调制信号；

步骤E、对DPSK解调信号进行位定时处理，先对DPSK解调信号进行分八路的累加，累加起始点处于一个符号内的不同位置，累加长度为一个符号的长度；并将累加结束后的值进行保存，再对八路保存的累加值和信息帧的帧头EB90进行匹配处理，找到匹配值最大的一路；最后将这路信号输出，得到安控信息。

本发明与现有技术相比，其显著优点为：1)本发明摒弃了传统的双重调制解调的半模拟半数字调制解调的实现方法，采用全数字的实现方法，更符合当下软件无线电的实现模式。具有开发周期短，可改性和可编程性强的优点。2)本发明的FM解调模块中避免了采用通过反正切运算来求相位的传统方法，而是采用小角度近似解调法，通过差分鉴频提取频率信息。3)DPSK解调模块没有采用传统的先通过PSK解调，后进行码反变换的方法。而是直接进行差分解调，差分解调的方法是通过比较前后符号的相位，从而知道它的相位变化。相位比较是通过FM解调信号和对其延迟一个符号的信号进行相乘实现的。4)定时模块为了提高系统可靠性，分出了八路信号。每路信号从一个符号的不同起始位置开始累加，累加一个符号长度后保存累加后的值，再对保存的值用安控信息帧帧头EB90做匹配处理，找出匹配值最大的一路信号作为最终的判决信号，这样可以大大降低误码率，提高系统性能。

附图说明

图1为PCM/DPSK/FM调制原理框图。

图2为PCM/DPSK/FM解调原理框图。

图3为差分鉴频原理框图。

图4为FPGA实现的FM解调波形图。

图5为DPSK解调原理框图。

图6为位定时实现原理框图。

图7为FPGA实现的DPSK解调波形图。

具体实施方式

结合附图，本发明的一种PCM/DPSK/FM调制解调模块，包括调制模块和解调模块两部分，所述调制模块包括依次连接的脉冲编码调制模块、差分编码模块、BPSK副载波调制模块和二次FM调制模块，其中脉冲编码调制模块用于将接收到的安控信息进行脉冲编码，并将编码后的信号通过差分编码模块传送给BPSK副载波调制模块，差分编码模块用于对脉冲编码后的信号进行差分编码，BPSK副载波调制模块用于对差分编码后的信号进行BPSK的副载波调制，并将输出的调制信号送给二次FM调制模块，二次FM调制模块用于对BPSK副载波调制信号进行FM的二次调制；

解调模块包括下变频模块、CIC抽取模块、FM解调模块、DPSK解调模块，位定时模块；

其中下变频模块用于把接收信号频率变换到零频，并将下变频后的信号通过CIC抽取模块送给FM解调模块，CIC抽取模块对下变频后的信号进行200点的抽取；FM解调模块用于对抽取后的信号进行FM的解调得到DPSK副载波调制信号，并将输出信号送给DPSK解调模块；DPSK解调模块用于对输入信号进行差分解调，并将输出信号送给位定时模块；位定时模块用于对差分解调后的信号做位定时处理，得到最佳的判决点，从而解调出安控信息。

一种基于上述PCM/DPSK/FM调制解调模块的PCM/DPSK/FM调制解调方法，所述调制方法包括以下步骤：

步骤1、对安控信息进行脉冲编码调制；

步骤2、对脉冲编码调制后的信号进行DPSK副载波调制，具体为：先对脉冲编码调制信号进行差分编码，再对差分编码后的信号进行BPSK信号调制，调制载波为一个低频的副载波信号；

DPSK副载波调制所用公式为：

i(t)＝a(t)cos(2πf₁t+θ)

q(t)＝a(t)sin(2πf₁t+θ)

式中，i(t)为DPSK调制I路信号，q(t)为DPSK调制Q路信号，a(t)为进行了差分编码的安控信息，f₁为副载波频率，θ为副载波初始相位。

步骤3、对DPSK副载波调制后信号进行二次FM调制，先对DPSK副载波调制信号进行I,Q两支路的信号相加，再把相加的信号乘一个比例因子k，最后用乘比例因子的信号去控制一个DDS模块的频率控制字得到二次FM调制信号，将得到最终调制信号并输出；

二次FM调制所用公式为：

s(t)＝i(t)+q(t)

F_fm＝ks(t)

式中，s(t)为副载波调制后I,Q路信号的和，k为比例因子，F_fm为DDS的频率控制字。

所述解调方法，包括以下步骤：

步骤A、对接收到的中频信号进行带通采样；

步骤B、对采样后的数据进行数字下变频处理，将信号频率变到零频附近，再对下边频后的信号进行200点CIC抽取滤波，得到I,Q两路信号；

步骤C、对CIC抽取后的信号进行FM解调，FM解调采用小角度近似法进行差分鉴频，从而得到信号的频率信息，输出DPSK调制信号；FM解调所用公式为：

X(n)＝Δθ(n)＝sinΔθ(n)＝Q(n)I(n-1)-I(n)Q(n-1)

其中，X(n)为差分鉴频输出，Δθ(n)为相位差，(I(n-1),Q(n-1))是星座图上一个点，(I(n),Q(n))是星座图上的另一个点，两点时间差为一个采样时钟的长度。

步骤D、对得到的DPSK调制信号进行DPSK解调，DPSK解调采用差分解调，先对FM解调信号进行延时一个符号长度的处理，再把未延时信号和延时信号相乘进行前后符号的相位对比，从而解调DPSK副载波调制信号；

步骤E、对DPSK解调信号进行位定时处理，先对DPSK解调信号进行分八路的累加，累加起始点处于一个符号内的不同位置，累加长度为一个符号的长度；并将累加结束后的值进行保存，再对八路保存的累加值和信息帧的帧头EB90进行匹配处理，找到匹配值最大的一路；最后将这路信号输出，得到安控信息。

本发明从一个符号的不同起始位置开始累加，累加一个符号长度后保存累加后的值，再对保存的值用安控信息帧帧头EB90做匹配处理，找出匹配值最大的一路信号作为最终的判决信号，这样可以大大降低误码率，提高系统性能。

下面结合实施例进行详细说明。

实施例

本实施例安控信息速率为2.4kbps，副载波频率为12KHz，解调中频12MHz，采样频率57.6MHz，接收机接收信号带宽为1MHz。

对于调制模块，先对安控信息经过脉冲编码调制后，再对其进行DPSK副载波调制，输出的信号即为DPSK信号，最后利用DPSK调制信号再进行二次FM调制。

如图1所示：安控PCM码流先进行差分编码，对DDS产生的正弦余弦信号进行PSK调制得到：

i(t)＝a(t)cos(2πf₁t+θ) (1)

q(t)＝a(t)sin(2πf₁t+θ) (2)

s(t)＝i(t)+q(t) (3)

其中f₁为副载波频率，θ为调制信号相对幅载波频率的相位。

进一步地，将s(t)结果输入FM调制器。FM实现原理为：将输入信号直接作为调制器的DDS的频率控制字，即FM信号的频率为:

F_fm＝s(t) (4)

但是为了得到特定的调制带宽，需要在s(t)前乘以一个系数，即:

F_fm＝ks(t) (5)

上式中，调制器的主时钟为100MHz，s(t)的位宽是16bit，假设DDS的NCO的位宽是32bit，因此乘以的系数k可以是一个16比特的数，这样当k＝1的时候，得到的最小频率偏移：

min(F_fm)＝2¹⁶/2³²×100×10⁶＝1.53k (6)

可以满足要求。

假设为了得到最大频偏F_max，求比例因子k：

k×2¹⁶/2³²×100×10⁶＝F_max (7)

k＝6.5536×10^-4×F_max (8)

该参数可以由上位机运算得到。

对于解调模块，先对接收信号进行数字下变频，将信号频率变到零频附近，对下边频后的信号进行CIC抽取。抽取后信号进入FM解调单元，FM解调单元输出的是DPSK调制信号，最后进行DPSK的解调，从中提取安控信息。

如图2所示：CIC抽取采用200点抽取，由于采样速率为57.6MHz，抽取后数据速率为288kHz，符号速率为2.4Kbps，所以一个符号有120个数据点。对抽取后的信号进行FM和DPSK解调。

进一步地，对CIC抽取后的数据进行FM解调。

如图3所示：FM的解调采用差分鉴频的方法。这里鉴频算法没有采用传统的反正切运算鉴频，而是采用了一种避免反正切运算的方法。

为此提出了一种小角度近似法，由于系统是一种PSK调制系统，而PSK调制是一种恒包络的调制，也就是从星座图上看所有的点都在单位圆上，所以可以得出：

其中θ₁是星座图上点(I(n-1),Q(n-1))相位，θ₂是星座图上点(I(n),Q(n))的相位。则有：

当载波频率捕获后，频差一般很小，当Δθ(n)很小时，由小角度近似法则知道sinΔθ(n)和Δθ(n)近似相等，所以可以得到：

X(n)＝Δθ(n)＝sinΔθ(n)＝Q(n)I(n-1)-I(n)Q(n-1) (11)

这算法在于没有通过计算反正切来求相位，而是通过求其正弦函数值来求相位。当然条件是这个差值相位不能太大。由于只有2次乘法一次减法，计算量大大减小，硬件实现也简单方便。因此也可以采用较高的中频采样率,但它的限制在于只能应用在调制角度很小的情况下。

图4是FM解调在FPGA内部实现，通过Chipscope调试工具抓到的实际波形，从图中看出是一个DPSK调制信号。FPGA采用的是XILINX公司的XC7A100T，Chipscope版本是ChipScope Pro Analyzer Version:14.7P.20131013。

进一步地，对FM解调后的数据进行DPSK解调。

如图5所示：FM解调输出信号即是频率稳定的DPSK副载波调制信号，此信号进入差分解调模块进行解调。差分解调的原理是直接比较前后码元的相位差，从而恢复发送的二进制信息。由于解调的同时完成了码反变换的作用，故解调器中不需要码反变换器，即不需要专门的相干载波。

进一步地，对DPSK解调后的数据进行位定时实现。

如图6所示，由于信号是突发模式的，所以要通过发送信号帧的同步头去检测信号，同时用同步头去和DPSK解调信号做相关匹配，找到最佳的判决位置。通过在不同的起始位置开始累加，累加的长度就是一个符号长度。最终在每个累加的结束时刻寄存累加值。这些值就是解出的具体信息。只不过如果不是最佳的累加位置，累加值可能会影响判决，从而造成误码的出现。而这里利用同步头对不同位置累加解出的信息值进行匹配，匹配值最大的一路解出的信息值是最可靠的。其累加寄存后结果认为是解出的信息码流，最后对输出结果判决，大于0的为信息码1，小于零的为信息码0。这样就可以把信息解调出来。

图7是DPSK解调在FPGA内部实现，通过Chipscope调试工具抓到的实际波形，从图中看出经过DPSK解调和符号累加后，安控信息帧已被正确的解调出来，图中明显的可以看出累加后的值分正负值两种分布，于0的为信息码1，小于零的为信息码0。只不过累加起始点不同，最终的累加结果值大小不同，为了提高符号判决的可靠性，所以在做位定时的时候，要分八个不同的起始位置分别进行累加，以找出最佳的判决位置。FPGA采用的是XILINX公司的XC7A100T，Chipscope版本是ChipScope Pro Analyzer Version:14.7P.20131013。

以上所述实施方式，其描述较为具体和详细，但并不能理解为对本专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本方案构思的前提下，还可以做出若干变形和改进，这些都属于本专利的保护范围。