专利名称：一种电感器件的制作方法
技术领域：
本发明涉及到一种电感装置。本发明也涉及到包括这种电感装置的集成电路芯片。
电路元件常常描述为具有包括电阻部分和电抗部分的阻抗Z。换句话说，就是元件具有电阻R和电抗X。电抗X可以包括电感分量，使得元件的阻抗为感性和阻性。
N．M．Nguyen和R．G．Meyer的文章“SiIc兼容的电感和LC无源滤波器(SiIc-Compatible Inductors and LC Passive Filters)”(IEEEJournal of Solid-State Circuits，Vol．25，No．4，1990)公布了一种在硅衬底上用铝制作的正方形螺旋电感。公布的这种电感在0．9GHz时的电感为9．7nH，串联电阻15．4欧姆，最大Q值低于4。因此，公布的电感的性能受到了金属电阻的限制。
文章“标准多层互连硅技术中的微波电感和电容(MicrowaveInductors and Capacitors in Standard Multilevel Interconnect SiliconTechnology)”(IEEE Transactions on Microwave Theory and Technique，Vol．44，1 January 1996)公布了一种硅衬底上的螺旋电感。公布的这种电感有四匝较厚的金属线，并按照标准的0．8微米BiCMOS硅技术，使用稠密的通孔阵列将多个金属层连接在一起来实现的。公布的这种螺旋电感有三个相互连接的金属层，这些金属层的相互连接是由一个通孔阵列和位于硅衬底内的四个金属层最下面的一个中的底通道实现的。该文章报道这种电感在4GHz时的估计Q值为9．3。
本发明涉及到提供具有有利的高Q值的电感遇到的问题。更特别地，本发明涉及到提供阻性损耗低而电感值高的电感器件遇到的问题。
更进一步，本发明涉及到提供在高频下具有有益的性能特征的集成电路电感遇到的问题。依据现有技术的集成电路电感受到特别低的Q值的困扰。
本发明的一个更进一步的目的是实现可在300MHz以上的频率运行并具有改进的Q值的集成电路电感。
根据本发明的一个具体实施例，通过提供一种包括第一和第二终端和两个导体的电感装置解决了这些问题。每个导体在所述终端之间形成环路，因此提供给第一终端的电流在两根导体间分流。每路电流都会产生一个磁场。所述导体的部署应使导体之间的空间内由导体电流产生的磁场之和大于该空间内每个导体产生的磁场。
该设计具有可减小电感器件的电阻值的优点，其原因是，从电学角度来看，两个导体是并联的。
更有利的是，该设计也具有可提供高的电感值的惊奇效果。这特别令人惊奇，因为在电工学技术中，众所周知，在电阻的并联遵循相同定律的情况下，导体的并联会导致较低的净电感。
电感器件也取得了有利的增加的品质因子。
根据本发明的具体实施例，该电感器件提供的一个更进一步的优点是可以减小或消除对其他电路或相邻该电感器件的元件的电磁干涉。
为了简单地理解本发明，将通过具体实施例并结合以下附图进行描述，附图为
图1是根据先前技术，具有电感性和电阻性电抗的一个电感线圈的概略等效示意图。
图2是根据本发明的一个具体实施例的一个电感器件的顶视图。
图3是如图2所示的电感器件沿A-A方向，即从箭头A的方向看去的剖面侧视图。
图4是如图2所示的电感器件的顶视图，并标出了磁力线。
图5是根据本发明的第二个具体实施例的一个电感器件的顶视图。
图6是电感器件的第三个具体实施例的概略示意图。
图7是根据第四个具体实施例制造的，类似于如图2所示的电感器件的剖面侧视图。
图8是电感器件的另一个具体实施例的概略示意图。
图2是根据本发明的一个具体实施例的电感器件10的顶视图。
该电感器件具有一对用于接收电信号的终端20和30。第一根细长导体40形成一个环，接在两个终端之间。第二根细长导体50，也形成一个环，接在两个终端之间，而且布置为与第一根导体几何平行。参看图2，导体接在终端20，30之间，使进入第一终端的电流沿第一方向，即顺时针方向流经第一个环40，而沿相反方向，即逆时针方向流经第二个环50。图2中导体上的箭头标出了这些电流的方向。
在图2的具体实施例中，第一个导体环是一个大体上正方形的环，具有第一终端60和第二终端70。第一个环40是正方形的，其外侧尺寸为D1×D2，其中D1=250微米，D2=250微米。第一根导体40具有四个直臂，第一个臂110与与终端160相连接，第二个臂120将第一个臂和第三个臂130连接起来。第三个臂130与第一个臂几何平行，二者之间的距离为D1-2W。第一根导体的第四个臂140将第三个臂130和终端70连接起来。
第二个环50也是正方形的，且基本上位于第一个环40之内，与第一根导体40的距离为S=60微米。第二个正方形环50的外部尺寸为D3×D4，其中D3=110微米，D4=110微米。导体宽度为W=10微米。
第二根导体具有第一终端80和第二终端90。参看图2，第一终端80从第一终端60开始沿第一根导体部署，二者之间的距离为S。在终端80处，导体50从导体40的第一个臂110沿大体垂直的方向分出一支，从而沿导体50的第四个臂140并与之相隔距离S延伸。因此，第二根导体50具有恰好垂直于第一根导体40的第四个臂110的第一个臂150。导体50的第二个臂160与导体40的第三个臂130平行，二者相距S。导体50的第三个臂170与导体40的第二个臂120平行。导体50的第四个臂180与导体40的第一个臂110平行，在与臂140相连接之前，在终端90处跨越第一个臂150。
图3是如图2所示的电感器件10沿A-A方向，即沿箭头A的方向看去的剖面侧视图。电感器件10部署在衬底200上。
第二根导体50的下面部分210直接部署在衬底200上。在导体部分210之上有一个介电层220将之与导体50的第四个臂180隔开。按照这种方法，第一个臂50从导体50的第四个臂180下方穿过。
第一介电层部署在衬底上，位于介电层220和衬底之间，覆盖了除导体部分210所在位置之外的衬底的其他部分。介电层220中的通孔开口230在导体部分210和导体50的其余部分之间提供了一个连接。
在图3的左侧显示的是第一根导体40的第一个臂110，而在图3的右侧显示的是第一根导体40的第三个臂130。导体的厚度也标在图3中，为T=1微米，导体是用Al制作的，电导率为3．5*107S／m。
以上描述的电感器件的具体实施例在1GHz时电阻值为1．3欧姆，这大约是单个环的电阻值的一半。电阻值的减小将导致电感器件Q值的增加，下面将对此进行讨论。
图4是用于显示其功能的电感器件顶视图。引入终端20的电流i1在结点80处在导体40和导体50之间分流，使得电流i2流入导体40，而电流i3流入导体50。
电流i2在导体附近产生一个磁场，其方向如磁力线240所示。与此相似，电流i3在导体50附近产生一个磁场，其方向如磁力线250所示。如图4所示，源自两根导体的磁力线在导体之间的空间中以磁力线240和磁力线250共同作用的形式发生叠加。因此导体之间的空间中的总磁通量增加了。换句话说，由电流i2产生的磁通量和由电流i3产生的磁通量叠加并增强了导体之间空间中的磁通量。
电流i2也在远离导体40的地方产生了由磁力线260标示的磁场。磁力线270标示的是由导体50中的电流i3产生的场。由图4可以理解，远离导体40的磁场与远离导体50的磁场相反。因此，净磁远场将有效地减小，或消除。这便有减小或消除对毗邻包括电感器件10的电路布置的其他电路或组件的电磁干涉效应的优点。
根据电磁理论，源自一个电流的磁场强度随与该电流流经的导体的距离r下降。由图4可直观地理解，在距离远远大于导体之间的间隔时，当电流i2幅度等于电流i3的幅度时，电流i2产生的磁场和电流i3产生的磁场的值相等，但方向相反。因此，磁场将相互抵消，所以远离电感器件10的地方的净磁场将为零。该效应的原理显示在图4的右手侧，其中内有点的圆圈表示磁力线自纸面而出并指向读者，而内有X的圆圈表示磁力线指向纸面。电流i2在离导体40距离为r2的地方产生的通量为φ2。电流i3在离导体50距离为r3的地方产生的通量为φ3。当r3-r2＞＞S时，磁通量φ2和φ3基本上相互抵消，因为它们有近似相等的值，而且方向相反。
一个电路的品质因子通常定义为电路的电抗与其等效串联电阻的比值。对于具有电容和串联电阻的电路，这提供了下述表达式q=ωl／R(1)
与传统电感线圈相比，对于特定的电感，电感器件10提供了较高Q值。从如图4所示的电感器件的设计，考虑导体40和50的串联电阻，可以直观地理解该效应的一个方面。从电阻的角度来看，导体40和50可以看作并联的两个电阻器。两个并联电阻器的净电阻要低于单个电阻器的电阻。将上述的电路品质因子的定义应用于电感器件10，便可以认识到，降低电阻值可提供给分母R一个较低的值，从而增加了Q值。因此，对于特定的电感，电感器件10提供了较高Q值。
将麦克斯伟方程应用于以上结合图2和图3描述的结构，可以计算出电感器件10的电感值L和电阻值R以及对应的Q值。从麦克斯伟方程可以得到电感值的表达式为 其中A为矢量电势，J*为电流密度矢量的复共轭；Vcoil为导电线圈的体积；和I为线圈的输入电流。电感器件10的电阻R可按下式计算 其中σ是导体的电导率。将方程式(2)和(3)代入方程式(1)，便得到电感器件10的Q值。
为了在早期确证电感器件10的功能，本发明者使用该领域内技术人员熟知的软件工具，如英国Vector Fields Ltd的分析模块ELECTRATM和OPERA-3dTM，在计算机上进行了数值三维电磁场模似。
根据本发明的无源电感器件10适用于集成电路。根据上述具体实施例，参看图2和图3，电感器件10可使用传统硅CMOS制造技术来生产。电感器件10的制作过程与制作传统螺旋电感的过程基本相同。可使用传统制作技术，而且不需要任何变化，也不需要任何额外的有源电路系统，这一事实意味着可以低成本制作集成形式的电感器件10。
图5是根据本发明第二个具体实施例的一个电感器件的顶视图。电流i1流入第一终端20，在结点280处分流为第二电流i2和第三电流i3。从结点280开始，第二电流i2流经内导体环290，而第三电流i3流经外导体环300。在结点320处导体部分310将终端30和内导体环相连接。在终端30和结点320之间，导体310在330处跨越导体300。外环导体300跨越340与结点320相连接。
图6是电感器件的第三个具体实施例的概略示意图。如图6显示的电感器件350包括两个更进一步的导体环360和370，这两个导体环包括在上面参看图4描述的电感器件的中间。按照这种方法，就确定了四个环，而且一个环包括在另一个环中，引入终端20的电流i1分流为四个电流i2，i3，i4和i5。这些导体环40，50，360和370是成对的，因此在两个相邻导体之间的空间中导体电流产生的磁场是一致的。换句话说，由两根相邻平板导体产生且垂直于固定有这两根导体的平面的磁通量相互增强。
图6显示引入第一终端20的电流i1在结点380处分流为电流i2和电流i3’。电流i3’在结点390处分流为电流i3和电流i1’。电流i1’引入两个内环。
根据本发明的第四个具体实施例，降低了各个导体环的串联电阻。通过在标准的硅技术中用通孔阵列将多个金属层相互连接的方法得到的较厚的金属线，便可达到此目的。文章“标准多层互连硅技术中的微波电感和电容(Microwave Inductors and Capacitors inStandard Multilevel Interconnect Silicon Technology)”(IEEETransactions on Microwave Theory and Technique，Vol 44，No．1January 1996)描述了这种用通孔阵列相互连接的多个金属层。该文章的内容做为参考文献包括在本申请中。按照这种方法可以得到具有如图2的平面图所示的几何结构的电感器件。图7是按照第四个具体实施例制作的，类似于图2所示的电感器件沿A-A方向，即顺着箭头4的方向看去的剖面图。
图7中的具体实施例提供了一个单片微波集成电路，其中的环是使用BiCMOS技术制作的。正如图7所示，硅衬底具有四个导体层，分别标记为M1，M2，M3和M4。衬底400是其上有氧化层410的p型硅。为了得到较厚的导体，正如图所示，用多个通孔420将层M1，M2，M3和M4连接起来。因此，用多个导体层便可得到具有如图2和3所示的几体结构的电感器件，由此进一步减小串联电阻并增加Q值。
图8是电感器件的另一个具体实施例的概略示意图。该电感器件包括终端20和终端30以及两个分别用于电连接两个终端的导体环450和460。第一个环450是一根自终端20开始的细长导体，包括具有一定的第一长度的第一部分470，一个180度的转角480，与第一部分470平行的第二部分490，一个90度的转角500，以及在它和与第二终端30相连接的导体结点520相连之前的底通道510。第二个环460是一根自终端30开始的细长导体，包括具有一定的第二长度的第一部分530，一个背离第一个环的180度的转角540，与第一部分530平行的第二部分550，一个90度的转角560，以及在它在结点580处接入第一个环450的第一部分470之前的底通道570。第二长度最好大体等于第一长度。电感器件的几何结构应使引入终端20的电流在两个环中沿逆时针方向流动。而且几何结构应使沿着环的长度的主要部分，导体段470中的电流方向与相邻导体段490，530中的电流方向反平行。因此，每根导体中的电流产生的磁近场与一根相邻导体中的电流产生的磁近场合在一起，使得这两根导体之间的空间中的磁近场之和大于每根导体中的电流在该空间中产生的磁近场。
尽管上面分别明确地描述了两个环和四个环，但应该明白，本发明不仅仅局限于这些数目的环。例如，减去图6中最里面的环，便可得到一个具有三个环的电感器件。另外，可以在环40周围或环370内安排额外数目的环。因此，本发明的范围包括一种多环电感器件。
在图中显示的正方形环只是举例。使用其他几何形状的环，如六边形或圆形导体环，也在本发明的范围之内。
上述电感器件也可以在权利要求的范围内，举例来说，可以使用位于厚膜电路和薄膜电路上的导体，按照其他方法来制作。
权利要求
1一种电感器件(10)，包括第一和第二终端(20，30)；和至少两根导体(40，50)，每根导体在终端(20，30)之间形成一个环，从而使引入第一终端的电流(i1)在导体(40，50)间分流；每路电流(i2，i3)产生一个磁场(240，250)；其中所述导体的布置使得导体电流(i2，i3)在导体之间的空间中产生的磁场之和大于每根导体在该空间中产生的磁场。
2权利要求1所述的电感器件(10)，其中所述导体(40，50)是细长的平板导体。
3权利要求1或2所述的电感器件(10)，其中所述导体(40，50)基本上并排布置。
4权利要求1-3中的任何一条所述的电感器件(10)，其中所述导体(50；290)中的至少一根(210；330，340)至少一次跨越自己。
5权利要求4所述的电感器件(10)，其中所述跨接导体(50)的排列使之形成一个缠绕环。
6权利要求1-5中的任何一条所述的电感器件(10)，其中相邻导体中的电流沿相反方向流动。
7权利要求1-6中的任何一条所述的电感器件(10)，包括包括多于两个的导体环(40，50，360，370)。
8权利要求7所述的电感器件(10)，其中所述导体(40，50，360，370)是耦接的，从而使导体电流产生的磁场在两根相邻导体之间的空间中按照使叠加磁场大于每个单独的导体电流产生的磁场的方式叠加。
9权利要求1-8中任何一条所述的电感器件(10)，其中第一和第二终端(20，30)相互靠近部署。
10一种电感器件(10)，包括第一和第二终端(20，30)；第一根细长的平板导体(40)，在所述终端(20，30)之间形成一个环；和第二根平板导体(50)，接在所述终端(20，30)之间；其中第二根平板导体(50)包括一个底通道(210，330，340)，以便使第二根平板导体(50)形成一个缠绕环。
11一种电感器件(10)，包括第一和第二终端(20，30)；第一根细长的平板导体(40)，在所述终端(20，30)之间形成一个环；和第二根平板导体(50)，接在所述终端(20，30)之间，其中第二根平板导体(50)至少一次跨越自己(210，330，340)。
12一种电感器件(10)，包括第一和第二终端(20，30)；两根导体(40，50)，每根导体在所述终端之间(20，30)形成一个环；其中所述导体与所述终端相连接，从而使引入第一终端的电流(i1)在导体(40，50)间分流，使的第一个电流环的方向与第二个电流环的方向相反。
13一种包含根据权利要求1-12中的任何一条所述的电感器件(10)的微电子电路。
14一种包含权利要求1-12中的任何一条所述的电感器件(10)的集成电路衬底。
15权利要求14所述的集成电路衬底，包括多个导体层(M1，M2，M3；M4)，其中环形导体中的至少一根(40)沿自己长度的一部分使用了上述导体层(M2，M3，M4)中的至少两个；这些层由多个通孔连接(420)连接在一起。
全文摘要
本发明涉及一种电感器件(10),包括第一和第二终端(20,30)和两根导体(40,50)。每根导体在所述终端(20,30)之间形成一个环,从而使引入第一终端的电流(i
文档编号H05K1/16GK1294757SQ99804439
公开日2001年5月9日 申请日期1999年3月23日 优先权日1998年3月24日
发明者S·－A·周, P·T·莱文 申请人:艾利森电话股份有限公司