一种阵列基板、显示装置、制作方法和测试方法
【技术领域】
[0001]本发明涉及显示面板测试领域，尤其涉及一种阵列基板、显示装置、制作方法和测试方法。
【背景技术】
[0002]在显不面板的广品制造阶段，为监控显不面板的有效显不区(AA区，Active Area)的特性值，会在显示面板的非显示区域设计一些TEG(测试元件组)，这些测试元件组用于测试显示面板中的薄膜晶体管的性能以及Gate、SD层金属线的电阻(线电阻能够表征金属膜层厚度的均一性状况)等。
[0003]如图1所示，是现有的一阵列基板上的测试元件组的结构示意图，该测试元件组包括:薄膜晶体管101、薄膜晶体管102、Gate层金属线103、SD层金属线104以及12个Pad(测试接触电极，即图中的S、D和G)，其中，每一薄膜晶体管对应3个测试接触电极，每一金属线对应2个测试接触电极，空留2个测试接触电极未用。
[0004]从图1中可以看出，每一待测部件(薄膜晶体管和Gate、SD层金属线)均对应至少两个独立的测试接触电极，测试成本较高，且占用较多的空间。
【发明内容】
[0005]有鉴于此，本发明提供一种阵列基板、显示装置、制作方法和测试方法，以解决现有的阵列基板上的测试元件组测试成本高，占用空间大的问题。
[0006]为解决上述技术问题，本发明提供一种阵列基板，包括设置于所述阵列基板非显示区域的测试元件组，所述测试元件组包括多个待测部件以及多个用于对所述待测部件进行测试的测试接触电极，每一所述待测部件与至少两个所述测试接触电极连接，所述多个测试接触电极中包括至少一个测试接触电极，由至少两个待测部件复用。
[0007]优选地，所述待测部件包括:第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管和第二薄膜晶体管的栅极、源极和漏极分别连接一测试接触电极，且所述第一薄膜晶体管与第二薄膜晶体管复用至少一个测试接触电极。
[0008]优选地，所述第一薄膜晶体管的栅极与第二薄膜晶体管的栅极复用第一测试接触电极。
[0009]优选地，所述第一测试接触电极与所述第一薄膜晶体管和第二薄膜晶体管的栅极同层同材料设置。
[0010]优选地，所述第一薄膜晶体管的源极和漏极中的一个电极，与所述第二薄膜晶体管的源极和漏极中的一个电极，复用第二测试接触电极。
[0011]优选地，所述第二测试接触电极与所述阵列基板的ITO电极同层同材料设置。
[0012]优选地，所述待测部件包括:Gate层金属线和Gate-1TO接触电阻，所述Gate层金属线和Gate-1TO接触电阻复用第三测试接触电极。
[0013]优选地，所述第三测试接触电极与所述Gate层金属线同层同材料设置。
[0014]优选地，所述待测部件包括:SD层金属线和SD-1TO接触电阻，所述SD层金属线和SD-1TO接触电阻复用第四测试接触电极。
[0015]优选地，所述第四测试接触电极与所述SD层金属线同层同材料设置。
[0016]优选地，所述待测部件包括:Gate-1T0接触电阻和SD-1TO接触电阻，所述Gate-1TO接触电阻和SD-1TO接触电阻复用第五测试接触电极。
[0017]优选地，所述第五测试接触电极与所述阵列基板的ITO电极同层同材料设置。
[0018]优选地，所述待测部件包括:第一薄膜晶体管、第二薄膜晶体管、Gate层金属线、SD层金属线、Gate-1TO接触电阻和SD-1TO接触电阻，所述待测部件共使用9个测试接触电极，其中，所述第一薄膜晶体管的栅极与第二薄膜晶体管的栅极复用第一测试接触电极，所述第一薄膜晶体管的源极与第二薄膜晶体管的源极复用第二测试接触电极，所述Gate层金属线和Gate-1TO接触电阻复用第三测试接触电极，所述SD层金属线和SD-1TO接触电阻复用第四测试接触电极，所述Gate-1TO接触电阻和SD-1TO接触电阻复用第五测试接触电极，第一薄膜晶体管的栅极与所述第一测试接触电极连接，源极与所述第二测试接触电极连接，漏极与第六测试接触电极连接，第二薄膜晶体管的栅极与所述第一测试接触电极连接，源极与所述第二测试接触电极连接，漏极与第七测试接触电极连接，Gate层金属线的一端与所述第四测试接触电极连接，另一端与第八测试接触电极连接，SD层金属线的一端与所述第三测试接触电极连接，另一端与第九测试接触电极连接，Gate-1TO接触电阻分别与所述第五测试接触电极和第四测试接触电极连接，SD-1TO接触电阻分别与所述第五测试接触电极和第三测试接触电极连接。
[0019]优选地，所述测试元件组包括M个测试接触电极，且所述M个测试接触电极呈N行N列方式排列，且行间隔与列间隔相等，其中，M=N*N，M和N均为正整数。
[0020]本发明还提供一种显示装置，包括上述阵列基板。
[0021]本发明还提供一种阵列基板的制作方法，用于制作上述阵列基板。
[0022]优选地，所述阵列基板的制作方法包括:
[0023]提供一衬底基板；
[0024]在所述衬底基板上形成Gate金属层的图形，所述Gate金属层的图形包括:第一薄膜晶体管的栅极、第二薄膜晶体管的栅极、Gate层金属线以及3个Gate层测试接触电极的图形；
[0025]形成栅绝缘层；
[0026]形成半导体层的图形；
[0027]形成SD金属层的图形，所述SD金属层的图形包括:第一薄膜晶体管的漏极、第二薄膜晶体管的漏极、SD层金属线和4个SD金属层测试接触电极的图形；
[0028]形成钝化层，并在钝化层上形成过孔；
[0029]形成ITO电极层的图形，所述ITO电极层的图形包括:第一薄膜晶体管的源极、第二薄膜晶体管的源极、2个ITO电极层测试接触电极的图形，其中一个ITO电极层测试接触电极的一端通过所述钝化层上的过孔与一 Gate层测试接触电极连接，另一端通过所述钝化层上的过孔与一SD金属层测试接触电极连接，另一个ITO电极层测试接触电极与第一薄膜晶体管的源极以及第二薄膜晶体管的源极连接。
[0030]本发明还提供一种阵列基板的测试方法，用于测试上述阵列基板。
[0031]优选地，所述待测部件包括:第一薄膜晶体管、第二薄膜晶体管、Gate层金属线、SD层金属线、Gate-1TO接触电阻和SD-1TO接触电阻，所述待测部件共使用9个测试接触电极，其中，所述第一薄膜晶体管的栅极与第二薄膜晶体管的栅极复用第一测试接触电极，所述第一薄膜晶体管的源极与第二薄膜晶体管的源极复用第二测试接触电极，所述Gate层金属线和Gate-1TO接触电阻复用第三测试接触电极，所述SD层金属线和SD-1TO接触电阻复用第四测试接触电极，所述Gate-1TO接触电阻和SD-1TO接触电阻复用第五测试接触电极，第一薄膜晶体管的栅极与所述第一测试接触电极连接，源极与所述第二测试接触电极连接，漏极与第六测试接触电极连接，第二薄膜晶体管的栅极与所述第一测试接触电极连接，源极与所述第二测试接触电极连接，漏极与第七测试接触电极连接，Gate层金属线的一端与所述第四测试接触电极连接，另一端与第八测试接触电极连接，SD层金属线的一端与所述第三测试接触电极连接，另一端与第九测试接触电极连接，Gate-1TO接触电阻分别与所述第五测试接触电极和第四测试接触电极连接，SD-1TO接触电阻分别与所述第五测试接触电极和第三测试接触电极连接；
[0032]所述测试方法包括:
[0033]在第一测试接触电极上加载扫描信号，将第二测试接触电极接地，分别在第六测试接触电极和第七测试接触电极上加载电压，以测试第一薄膜晶体管和第二薄膜晶体管的f生會K;
[0034]将第五测试接触电极接地，分别在第三测试接触电极和第四测试接触电极上加载电压，以测试Gate-1TO接触电阻和SD-1TO接触电阻；
[0035]将第三测试接触电极和第四测试接触电极接地，分别在第九测试接触电极和第八测试接触电极上加载电压，以测试Gate层金属线和SD层金属线的线电阻。
[0036]优选地，所述9个测试接触电极三行三列方式排列，且行间距和列间距相等，其中，采用的测试装置的测试针的排列方式与所述9个测试接触电极的排列方式相同。
[0037]本发明的上述技术方案的有益效果如下:
[0038]阵列基板上的测试元件组中，存在至少一个测试接触电极，由至少两个待测部件复用，因而，可减少测试接触电极的个数，降低了测试成本以及测试元件组占用的空间。
【附图说明】
[0039]图1为现有的一阵列基板上的测试元件组的结构示意图；
[0040]图2为本发明实施例一的阵列基板上的测试元件组的结构示意图；
[0041]图3为本发明实施例二的阵列基板上的测试元件组的结构示意图；
[0042]图4为本发明实施例三的阵列基板上的测试元件组的结构示意图；
[0043]图5为现有的阵列基板上的测试元件组的一种排布方式；
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