44]图6为现有的阵列基板上的测试元件组的另一种排布方式；
[0045]图7为本发明实施例三的阵列基板上的测试元件组的一种排布方式；
[0046]图8为本发明实施例三的阵列基板上的测试元件组的另一种排布方式；
[0047]图9-11为本发明实施例三的阵列基板上的测试元件组的测试方法示意图。
【具体实施方式】
[0048]下面将结合附图和实施例，对本发明的【具体实施方式】作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
[0049]为解决现有的阵列基板上的测试元件组测试成本高，占用空间大的问题，本发明实施例提供了一种阵列基板，包括设置于所述阵列基板非显示区域的测试元件组，所述测试元件组包括多个待测部件以及多个用于对所述待测部件进行测试的测试接触电极，每一所述待测部件与至少两个所述测试接触电极连接，其中，所述多个测试接触电极中包括至少一个测试接触电极，由至少两个待测部件复用。
[0050]由于存在至少一个测试接触电极，由至少两个待测部件复用，因而，可减少测试接触电极的个数，降低了测试成本以及测试元件组占用的空间。
[0051 ]上述待测部件可以包括:薄膜晶体管。
[0052]在本发明的一实施例中，所述待测部件可以包括:第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管和第二薄膜晶体管的栅极、源极和漏极分别连接一测试接触电极，且所述第一薄膜晶体管与第二薄膜晶体管复用至少一个测试接触电极。
[0053]所述第一薄膜晶体管的栅极与第二薄膜晶体管的栅极可以复用第一测试接触电极。
[0054]优选地，所述第一测试接触电极与所述第一薄膜晶体管和第二薄膜晶体管的栅极同层同材料设置，通过一次构图工艺形成，从而可降低制作成本。
[0055]上述实施例中，所述第一薄膜晶体管的源极和漏极中的一个电极，可以与所述第二薄膜晶体管的源极和漏极中的一个电极，复用第二测试接触电极。
[0056]S卩:所述第一薄膜晶体管的源极可以与所述第二薄膜晶体管的源极复用第二测试接触电极;或者，
[0057]所述第一薄膜晶体管的源极可以与所述第二薄膜晶体管的漏极复用第二测试接触电极;或者，
[0058]所述第一薄膜晶体管的漏极可以与所述第二薄膜晶体管的源极复用第二测试接触电极;或者，
[0059]所述第一薄膜晶体管的漏极可以与所述第二薄膜晶体管的漏极复用第二测试接触电极。
[0060]优选地，所述第二测试接触电极可以与所述薄膜晶体管的源极和漏极同层同材料设置，通过一次构图工艺形成，从而可减低制作成本。
[0061]此外，所述第二测试接触电极还可以与所述阵列基板的ITO电极同层同材料设置，通过一次构图工艺形成，从而可减低制作成本。
[0062]请参考图2，图2为本发明实施例一的阵列基板上的测试元件组的结构示意图，该实施例中，阵列基板包括设置于所述阵列基板非显示区域的测试元件组，所述测试元件组包括多个待测部件以及多个用于对所述待测部件进行测试的测试接触电极，待测部件包括:第一薄膜晶体管201、第二薄膜晶体管202、第一测试接触电极203，第二测试接触电极204，第六测试接触电极205、第七测试接触电极206。
[0063]第一测试接触电极203与第一薄膜晶体管201、第二薄膜晶体管202的栅极同层同材料设置，通过一次构图工艺形成。第二测试接触电极204与阵列基板的ITO电极同层同材料设置，通过一次构图工艺形成。第六测试接触电极205和第七测试接触电极206与第一薄膜晶体管201、第二薄膜晶体管202的SD金属层图形同层同材料设置，通过一次构图工艺形成。
[0064]第一薄膜晶体管201的栅极与第一测试接触电极203连接，源极与第二测试接触电极204连接，漏极与第六测试接触电极206连接，第二薄膜晶体管202的栅极与第一测试接触电极203连接，源极与第二测试接触电极204连接，漏极与第七测试接触电极206连接。
[0065]可以看出，第一薄膜晶体管201的栅极与第二薄膜晶体管202的栅极复用第一测试接触电极203，第一薄膜晶体管201的源极与第二薄膜晶体管202的源极复用第二测试接触电极204。
[0066]即共使用4个测试接触电极，便可完成两个薄膜晶体管的测试，而现有技术中，不复用测试接触电极的方案中，需要使用6个测试接触电极才可完成两个薄膜晶体管的测试，可见，本实施例的方案可减少测试接触电极的个数，降低测试成本以及测试元件组占用的空间。
[0067]在本发明的另一实施例中，所述待测部件可以包括:Gate层金属线和Gate-1TO接触电阻，所述Gate层金属线和Gate-1TO接触电阻复用第三测试接触电极。
[0068]其中，Gate层金属线与阵列基板上的薄膜晶体管的栅极同层同材料设置(即位于Gate金属层)，通过一次构图工艺形成，Gate层金属线的电阻能够表征金属膜层厚度的均一性状况。
[0069]Gate层金属线通常为弓形折线，当然其线型并不限于弓形折线。
[°07°] Gate-1TO接触电阻是指Gate金属层与ITO电极层通过过孔(Via Hole)接触处的电阻，该接触电阻能够反映过孔成型的整体状况，过孔异常会导致ITO电极充电异常。
[0071]优选地，所述第三测试接触电极与所述Gate层金属线同层同材料设置(即位于Gate金属层)，通过一次构图工艺形成，从而可降低制作成本。
[0072]在本发明的另一实施例中，所述待测部件可以包括:SD(源漏)层金属线和SD-1TO接触电阻，所述SD层金属线和SD-1TO接触电阻复用第四测试接触电极。
[0073]其中，SD层金属线位于SD金属层(也即Data金属层)，SD层金属线的电阻能够表征金属膜层厚度的均一性状况。
[0074]SD层金属线通常为弓形折线，当然其线型并不限于弓形折线。
[0075]SD-1TO接触电阻是指SD金属层与ITO电极层通过过孔接触处的电阻，该接触电阻能够反映过孔成型的整体状况，过孔异常会导致ITO电极充电异常。
[0076]优选地，所述第四测试接触电极与所述SD层金属线同层同材料设置(即位于SD金属层)，通过一次构图工艺形成，从而可降低制作成本。
[0077]在本发明的另一实施例中，所述待测部件可以包括:Gate-1TO接触电阻和SD-1TO接触电阻，所述Gate-1TO接触电阻和SD-1TO接触电阻复用第五测试接触电极。
[0078]优选地，所述第五测试接触电极与所述阵列基板的ITO电极同层同材料设置，通过一次构图工艺形成，从而可降低制作成本。
[0079]Gate-1TO接触电阻和SD-1TO接触电阻的测试对于阵列基板非常重要，尤其是对于包括由Cu(铜)制作的Gate金属层和SD金属层的阵列基板，该种类型的阵列基板薄暗线(屏幕点亮时，屏幕上出现部分线条略微发暗的现象)高发，尤其需要进行Gate-1TO接触电阻和SD-1TO接触电阻的测试。
[0080]请参考图3，图3为本发明实施例二的阵列基板上的测试元件组的结构示意图，该实施例中，阵列基板包括设置于所述阵列基板非显示区域的测试元件组，所述测试元件组包括多个待测部件以及多个用于对所述待测部件进行测试的测试接触电极，所述待测部件包括:Gate层金属线207、SD层金属线208、Gate-1T0接触电阻209、SD-1T0接触电阻210、第三测试接触电极211、第四测试接触电极212、第五测试接触电极213、第八测试接触电极214和第九测试接触电极215。
[0081]所述第三测试接触电极211、第九测试接触电极215与所述Gate层金属线207同层同材料设置，通过一次构图工艺形成。所述第四测试接触电极212、第八测试接触电极214与所述SD层金属线208同层同材料设置，通过一次构图工艺形成。所述第五测试接触电极213、Gate-1TO接触电阻209以及SD-1TO接触电阻210同层同材料设置，通过一次构图工艺形成。
[0082]所述Gate层金属线207的一端连接第九测试接触电极215，一端连接第三测试接触电极211，SD层金属线208的一端连接第四测试接触电极212，一端连接第八测试接触电极214 ,Gate-1TO接触电阻209—端连接第五测试接触电极213，一端连接第三测试接触电极211，SD-1TO接触电阻210—端连接第四测试接触电极212，一端连接第五测试接触电极213。
[0083]可以看出，所述Gate层金属线207和Gate-1TO接触电阻209复用第三测试接触电极211，所述SD层金属线208和SD-1TO接触电阻210复用第四测试接触电极212，所述Gate-1TO接触电阻209和SD-1TO接触电阻210复用第五测试接触电极213。
[0084]即共使用5个测试接触电极，便可完成Gate层金属线、SD层金属线、Gate-ΙΤΟ接触电阻以及SD-1TO接触电阻的测试，而现有技术中，不复用测试接触电极的方案