中，需要使用7个测试接触电极才可完成，可见，本实施例的方案可减少测试接触电极的个数，降低测试成本以及测试元件组占用的空间。此外，与现有技术不同的还有，同时还测试了Gate-1TO接触电阻和SD-1TO接触电阻。
[0085]请参考图4，图4为本发明实施例三的阵列基板上的测试元件组的结构示意图，所述测试元件组包括多个待测部件以及9个用于对所述待测部件进行测试的测试接触电极，所述待测部件包括:第一薄膜晶体管201、第二薄膜晶体管202、Gate层金属线207、SD层金属线208、Gate-1T0接触电阻209和SD-1TO接触电阻210。
[0086]第一测试接触电极203与第一薄膜晶体管201、第二薄膜晶体管202的栅极同层同材料设置，通过一次构图工艺形成。第二测试接触电极204与阵列基板的ITO电极同层同材料设置，通过一次构图工艺形成。第六测试接触电极205和第七测试接触电极206与第一薄膜晶体管201、第二薄膜晶体管202的SD金属层图形同层同材料设置，通过一次构图工艺形成。
[0087]第一薄膜晶体管201的栅极与第一测试接触电极203连接，源极与第二测试接触电极204连接，漏极与第六测试接触电极206连接，第二薄膜晶体管202的栅极与第一测试接触电极203连接，源极与第二测试接触电极204连接，漏极与第七测试接触电极206连接。
[0088]可以看出，第一薄膜晶体管201的栅极与第二薄膜晶体管202的栅极复用第一测试接触电极203，第一薄膜晶体管201的源极与第二薄膜晶体管202的源极复用第二测试接触电极204。
[0089]所述第三测试接触电极211、第九测试接触电极215与所述Gate层金属线207同层同材料设置，通过一次构图工艺形成。所述第四测试接触电极212、第八测试接触电极214与所述SD层金属线208同层同材料设置，通过一次构图工艺形成。所述第五测试接触电极213、Gate-1TO接触电阻209以及SD-1TO接触电阻210同层同材料设置，通过一次构图工艺形成。
[0090]所述Gate层金属线207的一端连接第九测试接触电极215，一端连接第三测试接触电极211，SD层金属线208的一端连接第四测试接触电极212，一端连接第八测试接触电极214 ,Gate-1TO接触电阻209—端连接第五测试接触电极213，一端连接第三测试接触电极211，SD-1TO接触电阻210—端连接第四测试接触电极212，一端连接第五测试接触电极213。[0091 ] 可以看出，所述Gate层金属线207和Gate-1TO接触电阻209复用第三测试接触电极211，所述SD层金属线208和SD-1TO接触电阻210复用第四测试接触电极212，所述Gate-1TO接触电阻209和SD-1TO接触电阻210复用第五测试接触电极213。
[0092]按照如图1所示的现有技术中的测试元件组的设计方法(即不复用测试接触电极的方法)，需要14个测试接触电极才可以完成第一薄膜晶体管、第二薄膜晶体管、Gate层金属线的电阻、SD层金属线的电阻、Gate-1TO接触电阻以及SD_I TO接触电阻的测试，而本实施例中，只需要9个测试接触电极便可完成，有效减少了测试接触电极的个数，降低了测试成本以及测试元件组占用的空间，且又能满足对Gate-1TO接触电阻和SD-1TO接触电阻的测试。
[0093]请参考图1、图5和图6，现有技术中的测试元件组中的测试接触电极双排分布，呈长方形方式排列。图5和图6中，a、b代表测试接触电极之间的间距，本实施例中，a = 200um，b= 400um，而多个测试接触电极的大小相同，为200um*200um的正方形。
[0094]双排分布的测试接触电极在衬底基板(Glass)上排布时分为两种排布方式，一种是其组成的长方形的长边平行于衬底基板的短边(如图5所示)，一种是其组成的长方形的长边平行于衬底基板的长边(如图6所示)。同时，如图5和图6所示，用于对测试元件组进行测试的测试装置的测试针(pin)的个数以及排布方式均与测试接触电极相同，双排分布，呈长方形方式排列，并且组成的长方形的长边平行于衬底基板的短边。
[0095]在对如图5所示的阵列基板进行测试时，测试装置扎针测试即可。
[0096]而，在对如图6所示的阵列基板进行测试时，需要将承载阵列基板的机台(stage)进行90°或者-90°的旋转，使得测试接触电极的排布与测试针的排布方向相同，以达到正常测试，并需要在测试完成后将机台旋转回原点，以将阵列基板送出，从而占用了大量的测试时间(Tact Time)，降低了测试效率。
[0097]为解决上述问题，本发明实施例中，所述测试元件组包括M个测试接触电极，每个测试接触电极的尺寸相同，所述M个测试接触电极呈N行N列方式排列，且行间隔与列间隔相等，其中，M=N*N，M和N均为正整数。
[0098]即测试接触电极呈正方形方式排列，且正方形的其中一边平行于阵列基板的衬底基板的短边，另一边平行于衬底基板的长边。
[0099]同时，测试装置的测试针也需要呈N行N列的正方形方式排列，从而无论测试元件组如何设置，测试过程中均不需要旋转机台，节省了测试时间，提高了测试效率。
[0100]请参考图4所示的实施例，图4所示的实施例中，测试元件组包括9个测试接触电极，该9个测试接触电极的大小相同，均为正方形(当然，在本发明的其他一些实施例中，测试接触电极的形状也可为圆形等)，该9个测试接触电极呈3行3列的正方形方式排列，行间隔和列间隔均为a。请同时参考附图7和8，无论测试元件组如何设置，测试过程中均不需要旋转机台，节省了测试时间，提高了测试效率。该实施例中，测试装置的测试针也呈3行3列的正方形方式排列.
[0101]本发明还提供一种显示装置，包括上述任一实施例中的阵列基板。
[0102]本发明还提供一种阵列基板的制作方法，用于制作上述任一实施例中的阵列基板。
[0103]在本发明的一具体实施例中，所述阵列基板的制作方法包括以下步骤:
[0?04]步骤SI 1:提供一衬底基板；
[0105]步骤S12:在所述衬底基板上形成Gate金属层的图形，所述Gate金属层的图形包括:第一薄膜晶体管的栅极、第二薄膜晶体管的栅极、Gate层金属线以及3个Gate层测试接触电极；
[0106]步骤SI3:形成栅绝缘层；
[0107]步骤S14:形成半导体层的图形；
[0108]步骤S15:形成SD金属层的图形，所述SD金属层的图形包括:第一薄膜晶体管的漏极、第二薄膜晶体管的漏极、SD层金属线和4个SD金属层测试接触电极；
[0109]步骤S16:形成钝化层，并在钝化层上形成过孔；
[0110]步骤S17:形成ITO电极层的图形，所述ITO电极层的图形包括:第一薄膜晶体管的源极、第二薄膜晶体管的源极、2个ITO电极层测试接触电极，其中一个ITO电极层测试接触电极的一端通过所述钝化层上的过孔与一 Gate层测试接触电极连接，另一端通过所述钝化层上的过孔与一SD金属层测试接触电极连接，另一个ITO电极层测试接触电极与第一薄膜晶体管的源极以及第二薄膜晶体管的源极连接。
[0111]本发明实施例还提供一种阵列基板的测试方法，用于测试上述任一实施例中的阵列基板。
[0112]请参考图4所示的实施例，图4所示的实施例中的测试元件组可以采用下述方法进行测试:
[0113]步骤S21:在第一测试接触电极203上加载扫描信号，将第二测试接触电极204接地，分别在第六测试接触电极205和第七测试接触电极206上加载电压，以测试第一薄膜晶体管201和第二薄膜晶体管202的性能；
[0114]具体的，请参考图9，通过一个SMU(Source/Monitor Unit，测试信号的提供及测量单元)在第一测试接触电极203加载扫描信号，扫描信号的电压可以为:-20V?+20V，由于无回路，电压值不变，不会造成分压。第二测试接触电极204接地，复用不存在影响。
[0115]在对第一薄膜晶体管201进行测试时，通过一个SMU在第六测试接触电极205加载+15V的电压，进行测量。
[0116]在对第二薄膜晶体管202进行测试时，通过一个SMU在第七测试接触电极206加载+15V的电压，进行测量。
[0117]步骤S22:将第五测试接触电极213接地，分别在第三测试接触电极211和第四测试接触电极212上加载电压，以测试Gate-1TO接触电阻209和SD-1TO接触电阻210;
[0118]具体的，请参考图10，在对Gate-1TO接触电阻209进行测试时，使用一个SMU从第三测试接触电极211加载电压并测试。在对SD-1TO接触电阻210进行测试时，使用一个SMU从第四测试接触电极212加载电压并测试。
[0119]步骤S23:将第三测试接触电极211和第四测试接触电极212接地，分别在第九测试接触电极215和第八测试接触电极214上加载电压，以测试Gate层金属线20