用于显示器读取存储器数据的电路系统的制作方法

专利名称：用于显示器读取存储器数据的电路系统的制作方法
技术领域：
本发明涉及一种用于一显示器的电路系统，特别涉及一种用于一显示器 读取存储器数据的电路系统。
现有技术
液晶显示器(liquid crystal display )为一种平面显示装置(flat panel display),其具有低辐射、外型轻薄及低耗能等优点，因而广泛地应用在笔 记型计算机(notebook computer )、个人数字助理(personal digital assistant, PDA )、平面电^L，或移动电话等信息产品上。液晶显示器的工作 原理是将图像数据信号(如红、蓝、绿信号)转换成适当的电压信号后，通 过电压信号扭转液晶分子，改变背光穿透液晶分子的角度，以使每个像素呈 现不同的颜色，进而显示整个画面。
如本领域具通常知识者所熟知，液晶显示器利用一控制及驱动电路来转 换图像数据信号成适当的电压信号。请参考图l，图l为现有用于一显示器 的一控制及驱动电路10的方块示意图。控制及驱动电路10包含一存储器100、 一时序控制装置(Timing Controller ) 110、 一移位寄存器(Shift Register ) 112、 一线栓锁器(Line Latch) 114、 一电平移位器(Level Shifter) 116、 一数/模转换器(DAC) 118及一源极驱动器(Source Driver) 120。存储器 100用来存储图像数据，并通过一数据总线DB1输出图像数据至时序控制装 置110。 一般来说，由于显示器采逐列扫描方式，因此存储器100—次输出 一列的图像数据(以下称列显示数据信号)。时序控制装置110可对列显示数 据信号进行简易的逻辑运算(如反黑、反白等等)，并接着通过一数据总线 DB2传送至移位寄存器112。移位寄存器112用来渐进式地存储列显示数据信 号，并在完整存储列显示数据信号后， 一次送至线栓锁器114，线栓锁器114 再将显示数据传送至电平移位器116作电平调整。最后，数/模转换器118将 列显示数据信号转换成模拟电压信号，再由源极驱动器120将模拟电压信号 输出至对应的像素。此外，时序控制装置110不仅需处理显示数据信号的逻
辑运算，亦需接收来自外部的控制信号，以适时地控制存储器IOO及移位寄
存器112输出及接收数据的时间及顺序。
在控制及驱动电路10中，时序控制装置110同时具有逻辑运算功能与对 其他外围装置的时序控制功能，如此一来，在时序控制装置110的硬件实作 上，.将面临复杂度高及芯片面积大的问题。此外，存储器100所存储的图像 数据是先后通过数据总线DB1及数据总线DB2，传送至时序控制装置110及 移位寄存器112。两次的数据总线传输会导致较多的功率消耗。另外，对于 大面板尺寸的液晶显示器而言，时序控制装置110—次需要处理的数据量也 越来越大。因此，在处理存储器100的图像数据过程中，如何设计出一个低 功耗、传输效率高的数据读取系统是重要的课题。

发明内容
本发明主要目的在于提供一种用于一显示器读取存储器数据的电路系 统，以减少传输功耗，并提升传输效能。
本发明揭露一种用于一显示器读取存储器数据的电路系统。该电路系统 包含有一存储器、 一数据总线及一栓锁电路。该存储器用来存储多个像素数 据及根据一输出控制信号，输出该多个像素数据。该数据总线用来传送该存 储器输出的该多个像素数据。该栓锁电路耦接于该数据总线，并且用来接收 该数据总线所传送的该多个像素数据。此外，该栓锁电路包含有多个栓锁器 及多个逻辑电路。该多个栓锁器用来存储该数据总线传送的该多个像素数据。 该多个逻辑电路用来根据一读取控制信号，对该多个栓锁器所存储的像素数 据进行逻辑运算。
本发明另揭露一种用于一显示器读取存储器数据的电路系统。该电路系 统包含有一存储器及一栓锁电路。该存储器包含至少一存储器区块(Memory Bank),其中，每一存储器区块包含一内部数据总线，并且用来存储多个像素 数据及根据一输出控制信号，通过该内部数据总线输出该多个像素数据。该 栓锁电路耦接于该存储器，并用来根据一读取控制信号，接收该存储器输出 的像素数据。
本发明另揭露一种用于一显示器读取存储器数据的电路系统。该电路系 统包含有多个存储器区块(Memory Bank )、多个分段数据总线及一栓锁电路。 该多个存储器区块的每一存储器区块用来存储多个像素数据及根据一输出控
制信号，输出该多个像素数据。该多个分段数据总线串联成一列，用来传送 该多个存储器区块所输出的像素数据。其中，每一分段数据总线包含有一数 据总线区段及一传输门。该数据总线区段耦接于该多个存储器区块的一存储 器区块，并用来传送该存储器区块所输出的像素数据。该传输门耦接于该数 据总线区段与另一数据总线区段之间，并用来才艮据一开关控制信号，导通或 阻断该数据总线区段与该另 一数据总线区段之间的传输连结。该栓锁电路耦 接于该多个分段数据总线，并用来根据一读取控制信号，接收该多个分段数 据总线所传送的像素数据。


图1为现有用于一显示器的一控制及驱动电路的方块示意图。
图2为本发明一实施例用于一显示器的一控制及驱动电路的方块示意
图3至6为本发明一实施例根据图2的控制及驱动电路的电路系统的示
附图符号说明 10、 20
100、 300、 400 110、 210 112
114、 212
116 、 214
118、 216
120、 218
22、 32、 42、 52.
310、 410、 610
320
M—READ L—READ SC
控制及驱动电路 存储器 时序控制装置 移位寄存器 线栓锁器 电平移位器 数/模转换器 源极驱动器 62 电路系统 栓锁电路 解码器
输出控制信号 读取控制信号 开关控制信号
TG1、 TG2、 TG3、 TG4
传输门
MBK1、 MBK2、 MBK3、 MBK4 存4渚器区块
M—DB1、 M_DB2、 M_DB3、 M—DB4 内部凄史据总线
LR1 、 LR (N/4) 、 LR (N/4+l) 、 LR (N/2) 、 LR (N/2+l) 、 LR (3N/4) LRN 栓锁器
LC1、 LC (N/4) 、 LC (N/4+l) 、 LC (N/2) 、 LC (N/2+l) 、 LC(3N/4) LCN 逻辑电路
SGDB1、 SGDB2、 SGDB3、 SGDB4 分段数据总线
SDB1、 SDB2、 SDB3、 SDB4 数据总线区段
DB1、 DB2、 DB3、 EX—DB、 M_DB1、 M_DB2、 M—DB3、 M—DB4
数据总线。
具体实施例方式
请参考图2,图2为本发明一实施例用于一显示器的一控制及驱动电路 20的方块示意图。控制及驱动电路20的功能同于图1的控制及驱动电路10， 用来转换记体内的图像数据成适当的电压信号，以输出至显示器面板上的像 素。控制及驱动电路20包含有一电路系统22、 一时序控制装置210、 一线栓 锁器212、 一电平移位器214、 一数/模转换器216及一源极驱动器218。电 路系统22用来读取内部的存储器数据，并送至线栓锁器212执行列显示数据 栓锁信号的动作。时序控制装置210通过相关控制信号及设定，控制电路系 统22的运作，例如数据读取的时间、顺序、位置及数量。线栓锁器212、电 平移位器214、数/模转换器216及源极驱动器218相同于控制及驱动电路10 的对应装置，相关运作原理不再赘述。
请接续参考图3,图3为本发明一实施例电路系统32的示意图。电路系 统32用来实现图2的电路系统22,其包含有一存储器300、 一数据总线DB3 及一栓锁电路310。存储器300用来存储显示用的像素数据，以及根据时序 控制装置210所输出的一输出控制信号M—READ来输出像素数据。类似于图1 的存储器IOO,存储器300较佳地一次输出一列的像素数据(以下称列显示 数据信号)，而数据总线DB3用来传送存储器300输出的列显示数据信号。栓 锁电路310用来接收数据总线DB3所传送的列显示数据信号，其包含栓锁器 LR1-LRN及逻辑电路LC1 LCN。如图3所示，栓锁器LR1 ~ LRN及逻辑电路 LC1 - LCN交叉设置，并以一对一方式耦接。栓锁器LR1 ~ LRN分别耦接于数
、LR(3N/4+l)、 、LC(3N/4+l)、
据总线DB3，用来存储数据总线DB3所传送的列显示数据信号。在本实施例 中，栓锁器的数量为显示画面一列的像素数目，并且每个栓锁器存储一个像 素的数据信号，使栓锁器LR1 LRN正好可存储一列的显示数据信号。逻辑电 路LCI ~ LCN根据时序控制装置210所输出的一读取控制信号L-READ,分别 对栓锁器LR1 ~ LRN所存储的像素数据信号进行逻辑运算，如反黑或反白等灰 阶值调整。由上述可知，存储器300通过数据总线DB3，将列显示数据信号 平行地送至栓锁电路310执行相关逻辑运算。因此，列显示数据信号从存储 器300传送至线栓锁器212的过程仅需一次的数据总线传输，并且由栓锁电 路310来执行逻辑运算，可减低时序控制装置210的设计上的复杂度及缩小 其芯片面积。
.另夕卜，在实作上，由于存储器300与栓锁电路310尺寸不一，因此列显 示数据信号在存储器的位置与输出至栓锁电路310的位置定义不同。为了让
电路310,时序控制装置210输虫对应于列显示数据信号的第一地址信息 (initial address )结"f全锁电3各310,以及l餘出对应于该地址信息的重映地 址信息(remapped address)至存储器300。另外，栓锁电路310解码第一 地址信息，以得知栓锁器LR1 ~ LRN中每个栓锁器的存储对象。存储器300通 过一解码器320来解码重映地址信息。
举例来说，假设显示器使用的画面尺寸为640 x 480 (行x歹'j ),栓锁电 路310应有6"个栓锁器，而存储器300包含600 x 512记忆单元数组。若存 储器300逐列存储外部图像来源提供的画面数据时，对画面数据中第一列的 列显示数据来说，存储器300通过第一列的存储器单元存储600个像素数据， 另外通过第二列的前40个存儲器单元存储剩下的40个像素数据。因此，当 第一列的列显示数据信号需要输出至显示器面板时，时序控制装置210输出 的重映地址信息在解码后，存储器300得知需要输出的像素数据的范围为第 一列全部及第二列前40个存储器单元的像素数据。时序控制装置210输出的 第一地址信息在解码后，栓锁电路310控制栓锁器LR1 ~ LRN依序存储存储器 300输出的数据，即栓锁器LR1存储存储器300中第一列的第一个像素的数 据，而栓锁器LRN存储第二列的第40个像素的数据。换句话说，第一地址信 息及重映地址信息用来将二维的数据型态转映(Remap )为一维的一数据型态。 请参考图4,图4为本发明另一实施例电路系统42的示意图。电路系统
42用来实现图2的电路系统22，其包含有一存储器400及一栓锁电路410。 存储器400包含存储器区块(Memory Bank) MBK1 MBK4，其分别包含一内部 数据总线M_DB1 ~ M—DB4。存储器区块MBK1 ~ MBK4用来存储多个像素数据及 根据时序控制装置210所输出的一输出控制信号M-READ,通过其内部数据总 线M-DB1 - M_DB4输出该多个像素数据。在本实施中，存储器区块MBK1 ~ MBK4 所存储的像素数据可组成完整的列显示数据信号，即每个存储器区块各存储 一部分的列显示数据信号。栓锁电路410的结构与运作原理相同于图3的栓 锁电路310，亦包含栓锁器LR1 LRN及逻辑电路LC1 LCN，且用来根据时序 控制装置210所输出的一读取控制信号L—READ,接收存储器400输出的列显 示数据信号。如图4所示，栓锁器LR1 LR(N/4)、 LR (N/4+1) ~ LR (N/2)、 LR(N/2+l) -LR(3N/4)及LR(3N/4+l) ~ LRN分别用来存储内部数据总线 M一DB1 ~M—DB4所输出像素数据。较佳地，每个栓锁器存储列显示数据信号中 一个像素的数据，如此一来，通过栓锁器LR1 LRN，栓锁电路410可接收完 整的列显示数据信号。栓锁器LR1 ~ LRN所存储的像素数据信号接着经由逻辑 电路LC1 LCN进行逻辑运算后，输出至线栓锁器212。由上可知，列显示数 据信号经分^:后存储于不同的存储器区块，并分别通过其存储器区块的内部 数据总线平行地输出至栓锁电路。因此，通过分段式内部数据总线直接传送 数据给栓锁电路，本发明实施例可减低数据传输过程的功率消耗。
在电路系统42中，存储器400的内部数据总线M-DB1 M-DB4可能耦接 一外部数据总线EX—DB,以将图像数据传送至外部外围组件。在此情况下， 为了顺利输出列显示数据信号至栓锁电路410,在存储器区块MBK1 MBK4中 内部数据总线M—DB1 ~M_DB4与外部数据总线之间各设置一传输门。当存储器 区块MBK1 ~ MBK4输出列显示数据信号至栓锁电路410的期间，传输门阻断两 者之间的传输连结，才不致于使列显示数据信号传送至外部数据总线。若存 储器400需要与外部数据总线进行像素数据传输时，传输门则导通两者之间 的传输连结，其中，该外部数据总线可由时序控制装置210控制。另外，类 似于图3的电路系统32,为使列显示数据信号能被正确传输及接收，时序控 制装置210亦需输出对应于列显示数据信号的第一地址信息给栓锁电路410, 以及输出对应于该地址信息的重映地址信息至存储器区块MBK1 MBK4。栓锁 电路"G亦用来解码第一地址信息，以得知栓锁器LR1-LRN的存储对象，而 存储器区块MBK1 MBM各包含一解码器，用来解码重映地址信息，以得知列
显示数据信号的存储位置。其工作原理已于前文中详细解释，在此处不再赘述。
'特别注意的是，此领域具有通常知识者可视所运用的存储器区块大小与 像素数据量来决定存储器区块的教量，本实施例仅用作方便解释本发明的概 念，其存储器区块的数量不仅限于四个。存储器区块的内部总线与栓锁电路 的栓锁器的耦接情形亦不设限于本实施例，其耦接的栓锁器数量可视需求而 调整。因此，在像素数据量(列显示数据量)较少且存储器区块的内部总线
的频宽够大的情况下，图4的电路系统42可仅利用一个存储器区块来完成。 请参考图5，图5为根据图4的电路系统42利用一存储器区块所实现的一电 路系统52的示意图。由图5可知，内部数据总线NLDB1耦接于栓锁器LR1 LRN，使存储器区块MBK1 —次输出完整的列显示数据信号的对象至栓锁电路 410。
请参考图6，图6为本发明另一实施例电路系统62的示意图。电路系统 62用来实现图2的电路系统22，其包含有存储器区块(Memory Bank) MBK1 ~ MBK4、分段数据总线JSGDB1 ~ SGDB4及一栓锁电路610。存储器区块MBK1 ~ MBK4 的每一存储器区块用来存储多个像素数据及根据一输出控制信号M_READ，输 出该多个像素数据。在本实施中，存储器区块MBK1 MBK4所存储的像素数据 可组成完整的列显示数据信号，意即每个存储器区块存储一部分的列显示数 据信号。如图6所示，分段数据总线SGDB1-SGDB4串联成一列，并用来传送 存储器区块MBK1 ~ MBK4所输出的像素数据。分段数据总线SGDB1 ~ SGDB4各 包含一数据总线区段及一传输门，依序为数据总线区段SDB1 ~ SDB4及传输门 TGI ~ TG4。数据总线区段SDB1 ~ SDB4分别耦接于存储器区块MBK1 ~ MBK4, 并分别传送存储器区块MBK1 -MBK4所输出的像素数据。每个传输门用来根据 一开关控制信号SC,导通或阻断两个连续的分段数据总线之间的传输连结。 举例来说，由图6可知，传输门TG2耦接于数据总线区段SDB1与SDB2之间， 因此当分段数据总线SGDB1及SGDB2有数据要共享或传输时，传输门TG2导 通传输连结；当分段数据总线SGDB1及SGDB2需独立作业时，传输门TG2则 阻断两者之间传输连结，使分段数据总线SGDB1及SGDB2的数据传输不会相 互影响。此外，若存储器区块MBK2需与外部外围组件进行数据传输时，可通 过传输门TG2-TG4导通传输连结来达成传输目的，其中，该外部外围组件可 为时序控制装置210。类似于图4的栓锁电路410，栓锁电路610包含栓锁器LR1-LRN及逻辑 电路LC1-LCN，并用来根据一读取控制信号L-READ,接收分段数据总线 SGDB1 SGDB4所传送的像素数据。栓锁器LR1 ~ LR (N/4) 、 LR(N/4+l)~ LR(N/2)、 LR(N/2+l) ~ LR (3N/4)及LR (3N/4+l) ~ LRN分别用来存储数据总线 区段SDB1 ~ SDB4所传送的像素数据。逻辑电路1X1 ~ LCN2对栓锁器LR1 ~ LRN 所存储的像素数据信号进行逻辑运算。较佳地，每个栓锁器存储列显示数据 信号中一个像素的数据，如此一来，通过栓锁器LR1-LRN,栓锁电路610可 接收完整的列显示数据信号。另外，类似于图4的电路系统42，为使列显示 数据信号能被正确传输及接收，时序控制装置210输出对应于列显示数据信 号的第一地址信息给栓锁电路610，以及输出对应于该地址信息的重映地址 信息至存储器区块MBK1 MBK4。栓锁电路610解码第一地址信息来得知栓锁 器LR1 LRN的存储对象，而存储器区块MBK1 MBK4各包含一解码器，用来 解码重映地址信息，以得知列显示数据信号的存储位置。其工作原理已于前 文中详细解释，于此处不再赘述。因此，由上可知，通过串联、独立且分段 的数据总线，本发明实施例能同时传送多个存储器区块的数据，因此可利用 较低频宽的数据总线以节省成本，并增加数据传输效率。
特别注意的是，此领域具有通常知识者可视所运用的存储器区块大小与 像素数据量来决定存储器区块的数量，本实施例的目的在于解释串联、独立、 分段的数据总线的概念，其存储器区块的数量不仅限于四个。每个分段数据 总线的总线区段与栓锁电路的栓锁器的耦接情形亦不设限于本实施例，其耦 接的栓锁器数量可视需求而调整。另外，本实施例是以一次输出一列显示数 据为范例，因此简单以共享的开关控制信号SC来控制传输门TG1 TG4。对 于某些显示器的应用，此领域具有通常知识者利用时序控制器210产生个别 的开关控制信号来独立控制传输门TG1 TG4的导通或阻断连结。
总括而言，在现有技术中，存储器输出的像素数据需先通过时序控制器 进行图像运算后输出至移位寄存器，最后再送至线栓锁器。在这期间，像素 数据需经过两次的总线传输。因此，像素数据的传输过程消耗的功率较多， 且现有时序控制器的设计需较高复杂度及较大的芯片面积。相对于现有技术， 本发明实施例的栓锁电路不仅替换移位寄存器并具有现有时序控制器的图像 运算功能，因此像素数据仅需一次总线传输。在本发明电路系统的第二实施 例中(图4及5)，由于外部总线通常负责许多组件之间的数据传递，像素数
据通过内部数据总线来传送，可减低外部总线的负载量及消耗功率。在本发 明电路系统的第三实施例中(图6),像素数据通过串联、独立且分段式的数 据汇排流来传送，亦可当成把一外部数据汇排流分成数个独立区段，如此一 来，存储器区块内的数据输出可以多任务且独立控制。因此，在数据量大的 情况下，本发明实施例不需要增加外部数据汇排流的频宽，也增加控制上的 弹性。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均 等变化与纟务饰，皆应属本发明的涵盖范围。
权利要求
1.一种用于一显示器读取存储器数据的电路系统，包含有一存储器，用来存储多个像素数据及根据一输出控制信号，输出该多个像素数据；一数据总线，耦接于该存储器，用来传送该存储器输出的该多个像素数据；以及一栓锁电路，耦接于该数据总线，用来接收该数据总线所传送的该多个像素数据，该栓锁电路包含有多个栓锁器，用来存储该数据总线传送的该多个像素数据；以及多个逻辑电路，分别耦接于该多个栓锁器，用来根据一读取控制信号，对该多个栓锁器所存储的像素数据进行逻辑运算。
2. 如权利要求1所述的电路系统，其另包含一时序控制装置，用来产生 该输出控制信号及该读取控制信号。
3. 如权利要求1所述的电路系统，其中，该栓锁电路另用来解码对应于 该栓锁电路所接收的该多个像素数据的一第一地址信息。
4. 如权利要求3所述的电路系统，其中，该第一地址信息对应于一重映 地址信息。
5. 如权利要求4所述的电路系统，其另包含一解码器，耦接于该存储器， 用来解码该重映地址信息后，输出该重映地址信息至该存储器。
6. 如权利要求l所述的电路系统，其另包含一线闩锁器，耦接于该栓锁 电路，用来接收该栓锁电路所输出的数据。
7. —种用于一显示器读取存储器数据的电路系统，包含有 一存储器，包含至少一存储器区块，每一存储器区块包含一内部数据总线，用来存储多个像素数据及根据一输出控制信号，通过该内部数据总线输 出该多个像素数据；以及一栓锁电路，耦接于该存储器，用来根据一读取控制信号，接收该存储 器输出的像素数据。
8. 如权利要求7所述的电路系统，其另包含一时序控制装置，用来产生 该输出控制信号及该读取控制信号。
9. 如权利要求7所述的电路系统，其中，该栓锁电路包含有多个栓锁器，用来存储该存储器输出的像素数据；以及 多个逻辑电路，分别耦接于该多个栓锁器，用来对该多个栓锁器所存储 的像素数据进行逻辑运算。
10. 如权利要求7所述的电路系统，其另包含至少一传输门，用来在该栓锁电路接收该存储器输出的像素数据期间，阻断或导通该存储器的内部总线 与 一外部总线之间的一传输连结。
11. 如权利要求7所述的电路系统，其中，该栓锁电路另用来解码对应于该栓锁电路所接收的像素数据的 一 第 一地址信息。
12. 如权利要求11所述的电路系统，其中，该第一地址信息对应于一重映地址信息。
13. 如权利要求12所述的电路系统，其中，该至少一存储器区块的每一 存储器区块另包含一解码器，用来解码该重映地址信息。
14. 如权利要求7所述的电路系统，其另包含一线闩锁器，耦接于该栓锁 电路，用来接收该栓锁电路所输出的数据。
15. —种用于一显示器读取存储器数据的电路系统，包含有多个存储器区块，每一存储器区块用来存储多个像素数据及根据一输出 控制信号，输出该多个像素数据；多个分段数据总线，串联成一列，用来传送该多个存储器区块所输出的 像素数据，每一分段数据总线包含有一数据总线区段，耦接于该多个存储器区块的一存储器区块，用来 传送该存储器区块所输出的像素数据；以及一传输门，耦接于该数据总线区段与另一数据总线区段之间，用来 根据一开关控制信号，导通或阻断该数据总线区段与该另一数据总线区段之 间的传输连结；以及一栓锁电路，耦接于该多个分段数据总线，用来根据一读取控制信号， 接收该多个分段数据总线所传送的像素数据。
16. 如权利要求15所述的电路系统，其另包含一时序控制装置，用来产 生该输出控制信号、该开关控制信号及该读取控制信号。
17. 如权利要求15所述的电路系统，其中，该栓锁电路包含有 多个栓锁器，用来存储该多个分段数据总线所传送的像素数据；以及 多个逻辑电路，分别耦接于该多个栓锁器，用来对该多个栓锁器所存储的像素数据进行逻辑运算。
18. 如权利要求15所述的电路系统，其中，每一分段数据总线的传输门是在该数据总线区段传送像素数据期间，阻断该数据总线区段与该上一分段 数据总线之间的传输连结。
19. 如权利要求15所述的电路系统，其中，该栓锁电路另用来解码对应 于该栓锁电路所接收的像素数据的一第 一地址信息。
20. 如权利要求19所述的电路系统，其中，该第一地址信息对应于一重 映i也址4言息。
21. 如权利要求20所述的电路系统，其中，该至少一存储器区块的每一 存储器区块另包含一解码器，用来解码该重映地址信息。
22. 如权利要求15所述的电路系统，其另包含一线闩锁器，耦接于该栓 锁电路，用来接收该栓锁电路所输出的数据。
23. —种用于一显示器读取存储器数据的电路系统，包含有一时序控制装置，用来产生一输出控制信号及一读取控制信号； 一存储器，耦接于该时序控制装置，用来存储多个像素数据及根据该输出控制信号，输出该多个像素数据；一数据总线，耦接于该存储器，用来传送该存储器输出的该多个像素数据；以及一栓锁电路，耦接于该数据总线及该时序控制装置，用来接收该数据总线所传送的该多个像素数据，该栓锁电路包含有多个栓锁器，用来存储该数据总线传送的该多个像素数据；以及 多个逻辑电路，分别耦接于该多个栓锁器，用来根据该读取控制信号,.对该多个栓锁器所存储的像素数据进行逻辑运算。
24. 如权利要求23所述的电路系统，其中，该栓锁电路另用来解码对应 于该栓锁电路所接收的该多个像素数据的一第一地址信息。
25. 如权利要求24所述的电路系统，其中，该第一地址信息对应于一重 映地址信息。
26. 如权利要求25所述的电路系统，其另包含一解码器，耦接于该存储 器，用来解码该重映地址信息后，输出该重映地址信息至该存储器。
27. 如权利要求23所述的电路系统，其另包含一线闩锁器，耦接于该栓 锁电路，用来接收该栓锁电路所输出的数据。
28. —种用于一显示器读取存储器数据的电路系统，包含有' 一时序控制装置，用来产生一输出控制信号及一读取控制信号； 一存储器，耦接于该时序控制装置，该存储器包含至少一存储器区块， 每一存储器区块包含一 内部数据总线，用来存储多个像素数据及根据该输出 控制信号，通过该内部数据总线输出该多个像素数据；以及一栓锁电路，耦接于该存储器及该时序控制装置，用来根据该读取控制 信号，接收该存储器输出的像素数据。
29. 如权利要求28所述的电路系统，其中，该栓锁电路包含有 多个栓锁器，用来存储该存储器输出的像素数据；以及 多个逻辑电路，分别耦接于该多个栓锁器，用来对该多个栓锁器所存储的像素数据进行逻辑运算。
30. 如权利要求28所述的电路系统，其另包含至少一传输门，用来在该 栓锁电路接收该存储器输出的像素数据期间，阻断或导通该存储器的内部总 线与 一外部总线之间的一传输连结。
31. 如权利要求28所述的电路系统，其中，该栓锁电路另用来解码对应 于该栓锁电路所接收的像素数据的一第 一地址信息。
32. 如权利要求31所述的电路系统，其中，该第一地址信息对应于一重 映地址信息。
33. 如权利要求32所述的电路系统，其中，该至少一存储器区块的每一 存储器区块另包含一解码器，用来解码该重映地址信息。
34. 如权利要求28所述的电路系统，其另包含一线闩锁器，耦接于该检 锁电路，用来接收该栓锁电路所输出的数据。
35. —种用于一显示器读取存储器数据的电路系统，包含有 一时序控制装置，用来产生一输出控制信号、 一开关控制信号及一读取控制信号；多个存储器区块，耦接于该时序控制装置，每一存储器区块用来存储多 个像素数据及根据该输出控制信号，输出该多个像素数据；多个分段数据总线，串联成一列，用来传送该多个存储器区块所输出的 像素数据，每一分段数据总线包含有一数据总线区段，耦接于该多个存储器区块的一存储器区块，用来 传送该存储器区块所输出的像素数据；以及一传输门，耦接于该数据总线区段与另一数据总线区段之间，用来 根据该开关控制信号，导通或阻断该数据总线区段与该另 一数据总线区段之 间的传输连结；以及一栓锁电路，耦接于该多个分段数据总线及该时序控制装置，用来根据 该读取控制信号，接收该多个分段数据总线所传送的像素数据。
36. 如权利要求35所述的电路系统，其中，该栓锁电路包含有 多个栓锁器，用来存储该多个分段数据总线所传送的像素数据；以及 多个逻辑电^^，分别耦接于该多个栓锁器，用来对该多个栓锁器所存储的像素数据进行逻辑运算。
37. 如权利要求35所述的电路系统，其中，每一分段数据总线的传输门 是在该数据总线区段传送像素数据期间，阻断该数据总线区段与该上一分段 数据总线之间的传输连结。
38. 如权利要求35所述的电路系统，其中，该栓锁电路另用来解码对应 于该栓锁电路所接收的像素数据的 一 第 一地址信息。
39.如权利要求38所述的电路系统，其中，该第一地址信息对应于一重 映地址信息。
40. 如权利要求39所述的电路系统，其中，该至少一存储器区块的每一 存储器区块另包含一解码器，用来解码该重映地址信息。
41. 如权利要求35所述的电路系统，其另包含一线闩锁器，耦接于该栓 锁电路，用来接收该栓锁电路所输出的数据。
全文摘要
一种用于一显示器读取存储器数据的电路系统包含有一存储器、一数据总线及一栓锁电路。该存储器用来存储多个像素数据及根据一输出控制信号，输出该多个像素数据。该数据总线用来传送该存储器输出的该多个像素数据。该栓锁电路耦接于该数据总线，并且用来接收该数据总线所传送的该多个像素数据。此外，该栓锁电路包含有多个栓锁器及多个逻辑电路。该多个栓锁器用来存储该数据总线传送的该多个像素数据。该多个逻辑电路用来根据一读取控制信号，对该多个栓锁器所存储的像素数据进行逻辑运算。
文档编号G09G3/36GK101345028SQ20071012837
公开日2009年1月14日 申请日期2007年7月10日 优先权日2007年7月10日
发明者杨荣平 申请人:联詠科技股份有限公司