阵列基板及设置于其上的移位寄存器的制作方法

专利名称：阵列基板及设置于其上的移位寄存器的制作方法
技术领域：
本发明实施例涉及液晶显示器阵列基板，尤其涉及一种能够减少液晶显示器体积 的阵列基板及设置于其上的移位寄存器。
背景技术：
本发明是对本发明的发明人提交的申请号为200910092900. 2的发明专利申请的
进一步改进。申请号为200910092900. 2的发明专利记载了一种能够进步一减少阵列基板所需 的数据驱动器数量的阵列基板以及液晶面板。一般，栅驱动器包括多个与栅线一一对应连接的移位寄存器。在上述发明中，栅驱动器为了完成阵列基板一行像素扫描动作，需要分4个阶段 提供高电平导通信号。以第一行像素为例，在第一阶段需要向第一栅线Gl和第三栅线G3 提供高电平导通信号，在第二阶段需要向第二栅线G2和第三栅线G3提供高电平导通信号， 在第三阶段需要向第一栅线Gl提供高电平导通信号；在第四阶段需要向第二栅线G2提供 高电平导通信号。即扫描一行像素需要3条栅线，而扫描2行像素需要5条栅线。当采用传统的将栅驱动器设置在柔性印刷电路板上(Chip on Film)，或者将栅驱 动器设置在玻璃芯片(Chip on Glass)的方法，设计上需要进行如下改进。从390个移位寄存器生成390个(以具有256个栅线的阵列基板为例)时序信 号，将其中第一和第三信号输出至电平位移器，输出至第一栅线G1，将第二和第三信号输出 至电平位移器，输出至第二栅线G2，将第一、二、五和七信号输出至电平位移器，输出至第三 栅线G3，将第六和第八移位寄存器输出至电平位移器，输出至第四栅线G4，依次类推。由于申请号为2009100^900. 2的发明专利，所需的栅线多于一般液晶显示器(一 条栅线扫描一行像素的液晶显示器)，因此，驱动像素行数为1 个的阵列基板，需要256条 栅线，更需要390个移位寄存器，因此比一般液晶显示器不仅增加了一倍的栅线数量，更增 加了约2倍的移位寄存器数量。因此必然导致设置栅驱动器的电路板的体积大大增加，阻 碍轻薄化发展，且需要用到更多驱动芯片和膜层，导致了模块成本的增加以及模块装配工 艺的复杂化，在模块装配工艺中很容易造成绑定的不良，对产品的成品率以及画面品质不 可避免地产生影响。

发明内容
本发明实施例提供一种阵列基板及设置于其上的移位寄存器，用以解决申请号为 200910092900. 2的发明专利栅驱动器电路板过大的缺陷，实现轻薄化。本发明实施例提供一种设置于阵列基板上的移位寄存器，包括多个与所述阵列基 板的栅线一一对应连接的移位寄存器单元，所述多个移位寄存器单元分为3组，分别为与 第2n+l栅线对应的第2n+l移位寄存器单元的组合，与第2n+3栅线对应的第2n+3移位寄 存器单元的组合，以及与第n+2栅线对应的第n+2移位寄存器单元的组合，其中η为0或偶数；其中，每组移位寄存器单元中的相邻的两个移位寄存器单元中，下一移位寄存器 单元的信号输出端与上一移位寄存器的复位信号输入端连接，上一移位寄存器的信号输出 端与下一移位寄存器的开启电压时序信号输入端连接；其中，每组移位寄存器单元分别由两个时钟信号控制，所述两个时钟信号交替地 控制相邻的移位寄存器单元；其中，第一移位寄存器单元和所述第三移位寄存器单元分别与第一开启电压时序 信号输入端连接；第二移位寄存器单元与第二开启电压时序信号输入端连接。上述的移位寄存器，其中所述移位寄存器单元包括第一至第九薄膜晶体管、电容、 开启电压时序信号输入端、时钟信号输入端、高电平输入端、低电平输入端、复位信号输入 端及信号输出端构成，其中所述第一薄膜晶体管的栅极和源极分别与开启电压时序信号输入端连接，漏极与 第一节点连接；所述第二薄膜晶体管的栅极及源极分别与高电平输入端连接，漏极与第二节点连 接；所述第三薄膜晶体管的栅极与所述第一节点连接，源极与时钟信号输入端连接， 漏极与第三节点连接；所述第四薄膜晶体管的栅极与所述复位信号输入端连接，源极与所述第一节点连 接，漏极与所述低电平输入端连接；所述第五薄膜晶体管的栅极与所述第二节点连接，源极与第一节点连接，漏极与 低电平输入端连接；所述第六薄膜晶体管的栅极与第一节点连接，源极与所述第二节点连接，漏极与 低电平输入端连接；所述第七薄膜晶体管的栅极与第二节点连接，源极与第三节点连接，漏极与低电 平输入端连接；所述第八薄膜晶体管的栅极与复位信号输入端连接，源极与高电平输入端连接； 漏极与第二节点连接；所述第九薄膜晶体管的栅极与复位信号输入端连接，源极与第三节点连接，漏极 与低电平输入端连接；所述第三节点与之间第一节点设置有电容，所述第三节点与信号输出端连接。本发明实施例还提供一种设置有上述移位寄存器的阵列基板。本发明实施例的阵列基板及设置于其上的移位寄存器，在阵列基板上设置栅驱动 电路，将移位寄存器分为三组分别驱动，产生栅驱动信号。如此，相比在阵列基板外设置栅 驱动电路，节省了成本，且最主要是节省了电路板体积，提高了轻薄化程度。


为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现 有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发 明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1所示为本发明一实施例多个移位寄存器连接框图；图2所示为本发明信号输出时序图；图3为本发明液晶显示器的阵列基板的结构图；图4为本发明移位寄存器单元的电路结构图。
具体实施例方式为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例 中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是 本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员 在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。图1所示为本发明一实施例多个移位寄存器连接框图。图2所示为本发明信号输 出时序图。如图1及图2所示，本发明的一种设置于阵列基板上的移位寄存器，包括多个与 所述阵列基板的栅线一一对应连接的移位寄存器单元，多个移位寄存器单元分为3组，分 别为与第2n+l栅线对应的第2n+l移位寄存器单元的组合，与第2n+3栅线对应的第2n+3 移位寄存器单元的组合，以及与第n+2栅线对应的第n+2移位寄存器单元的组合，其中η为 0或偶数；其中，每组移位寄存器单元中的相邻的两个移位寄存器单元中，下一移位寄存器 单元的信号输出端与上一移位寄存器的复位信号输入端连接，上一移位寄存器的信号输出 端与下一移位寄存器的开启电压时序信号输入端连接。即，上一移位寄存器的输出信号即 为下一移位寄存器单元的开启电压时序信号，下一移位寄存器的输出信号即为上一移位寄 存器单元的复位信号。例如第一移位寄存器单元S-Rl的输出信号为第五移位寄存器单元 S-R5的开启电压时序信号STV5，第五移位寄存器单元S-R5的复位信号RESETl。另外，STVl和STV2为从时序控制器(T-CON)生成的开启电压时序信号，STVl只输 入到第一移位寄存器单元S-Rl和第三移位寄存器单元S-R3 ；STV2只输入到第二移位寄存 器单元S-R2。本发明中每组移位寄存器单元分别由两个时钟信号控制，所述两个时钟信号交替 地控制相邻的移位寄存器单元。具体为第一组的第2η+1移位寄存器单元交替地由第一 时钟信号CLKl及第三时钟信号CLK3控制，即第一移位寄存器单元由第一时钟信号控制，第 五移位寄存器单元由第三时钟信号控制，第九移位寄存器单元由第一时钟信号控制依次类 推；第二组的第2η+3移位寄存器单元交替地由第二时钟信号CLK2及第四时钟信号CLK4控 制；第三组的第n+2移位寄存器单元交替地由第五时钟信号CLK5及第六时钟信号CLK6控 制。图3为本发明液晶显示器的阵列基板的结构图。如图3所示，阵列基板至少包括用 于提供驱动信号的多个栅线以及用于提供图像信号的多个数据线。该阵列基板具体包括横向延伸的第一栅线G1、第二栅线G2、第三栅线G3、第四栅线G4和第五栅线G5 等，所述第一栅线Gl和所述第二栅线G2之间依次设有第一像素1、第二像素2、第三像素3 和第四像素4，所述第三栅线G3和所述第四栅线G4之间依次设有第五像素5、第六像素6、 第七像素7和第八像素8，从与一个数据集成电路连接的一条数据线D上分支出来的第一子数据线Dl和第二子数据线D2，所述第一子数据线Dl在所述第一像素1和所述第二像素2 之间纵向延伸，所述第二子数据线D2在所述第三像素3和所述第四像素4之间纵向延伸， 所述第一像素1通过仅当所述第一栅线Gl和所述第三栅线G3同时提供高电平驱动信号时 允许第一子数据线Dl上的图像信号充入像素内的第一开关器件，分别与所述第一栅线G1、 所述第三栅线G3和所述第一子数据线Dl电连接；所述第二像素2通过仅当所述第二栅线 G2和所述第三栅G3线同时提供高电平驱动信号时允许第一子数据线Dl上的图像信号充 入像素内的第二开关器件，分别与所述第二栅线G2、所述第三栅G3线和所述第一子数据线 Dl电连接；所述第三像素3通过仅当所述第一栅线Gl提供高电平驱动信号时允许第二子 数据线D2上的图像信号充入像素内的第三开关器件，分别与所述第一栅线Gl和所述第二 子数据线D2电连接；所述第四像素4通过仅当所述第二栅线G2提供高电平驱动信号时允 许第二子数据线D2上的图像信号充入像素内的第四开关器件，分别与所述第二栅线G2和 所述第二子数据线D2电连接；所述第五像素5通过仅当所述第三栅线G3和所述第五栅线 G5同时提供高电平驱动信号时允许第一子数据线Dl上的图像信号充入像素内的第五开关 器件，分别与所述第三栅线G3、所述第五栅G5线和所述第一子数据线Dl电连接；所述第六 像素6通过仅当所述第四栅线G4和所述第五栅线G5同时提供高电平驱动信号时允许第一 子数据线Dl上的图像信号充入像素内的第六开关器件，分别与所述第四栅线G4、所述第五 栅线G5和所述第一子数据线Dl电连接；所述第七像素7通过仅当所述第三栅线G3提供高 电平驱动信号时允许第二子数据线D2上的图像信号充入像素内的第七开关器件，分别与 所述第三栅线G3和所述第二子数据线D2电连接；所述第八像素8通过仅当所述第四栅线 G4提供高电平驱动信号时允许第二子数据线上的图像信号充入像素内的第八开关器件，分 别与所述第四栅线G4和所述第二子数据线D2电连接。在本发明中，所述第一开关器件、所述第二开关器件、所述第五开关器件和所述第 六开关器件分别由多个薄膜晶体管构成；所述第三开关器件、所述第四开关器件、所述第七 开关器件和所述第八开关器件分别由一个薄膜晶体管构成。如图2所示，在本实施例中，所述第一开关器件由第一像素的第一子薄膜晶体管 Tll和第一像素的第二子薄膜晶体管T12构成，其中，所述第一像素的第一子薄膜晶体管 Tll的栅极与所述第三栅线G3电连接，其源极与所述第一栅线Gl电连接，其漏极与所述第 一像素的第二子薄膜晶体管T12的栅极电连接；所述第一像素的第二子薄膜晶体管T12的 源极与所述第一子数据线电连接，其漏极与所述第一像素电连接。如图2所示，在本实施例中，所述第二开关器件由第二像素的第一子薄膜晶体管 T21和第二像素的第二子薄膜晶体管T22构成，其中，所述第二像素的第一子薄膜晶体管 T21的栅极与所述第三栅线G3电连接，其源极与所述第二栅线G2电连接，其漏极与所述第 二像素的第二子薄膜晶体管T22的栅极电连接；所述第二像素的第二子薄膜晶体管T22的 源极与所述第一子数据线电连接，其漏极与所述第二像素电连接。如图2所示，在本实施例中，所述第三开关器件由第三像素的第一薄膜晶体管构 成T3，所述第三像素的第一薄膜晶体管T3的栅极与所述第一栅线Gl电连接，其源极与第二 子数据线电连接，其漏极与第三像素电连接。如图2所示，在本实施例中，所述第四开关器件由第四像素的第一薄膜晶体管T4 构成，所述第四像素的第一薄膜晶体管T4的栅极与所述第二栅线G2电连接，其源极与第二
7子数据线电连接，其漏极与第四像素电连接。如图2所示，在本实施例中，所述第五开关器件由第五像素的第一子薄膜晶体管 T51和第五像素的第二子薄膜晶体管T52构成，其中，所述第五像素的第一子薄膜晶体管T51的栅极与所述第五栅线G5电连接， 其源极与所述第三栅线G3电连接，其漏极与所述第五像素的第二子薄膜晶体管T52的栅极 电连接；所述第五像素的第二子薄膜晶体管T52的源极与所述第一子数据线电连接，其漏 极与所述第五像素电连接。如图2所示，在本实施例中，所述第六开关器件由第六像素的第一子薄膜晶体管 T61和第六像素的第二子薄膜晶体管T62构成，其中，所述第六像素的第一子薄膜晶体管 T61的栅极与所述第五栅线G5电连接，其源极与所述第四栅线G4电连接，其漏极与所述第 六像素的第二子薄膜晶体管T62的栅极电连接；所述第六像素的第二子薄膜晶体管T62的 源极与所述第一子数据线电连接，其漏极与所述第六像素电连接。如图2所示，在本实施例中，所述第七开关器件由第七像素的第一薄膜晶体管构 成T7，所述第七像素的第一薄膜晶体管T7的栅极与所述第三栅线G3电连接，其源极与第二 子数据线电连接，其漏极与第七像素电连接。如图2所示，在本实施例中，所述第八开关器件由第八像素的第一薄膜晶体管T8 构成，所述第八像素的第一薄膜晶体管T8的栅极与所述第四栅线G4电连接，其源极与第二 子数据线电连接，其漏极与第八像素电连接。下面，结合图1-图3说明本发明液晶显示器的驱动方法。当STVl输入至第一移位寄存器单元S-Rl及第三移位寄存器单元S-R3，启动第一 移位寄存器单元S-Rl及第三移位寄存器单元S-R3 ；过一个时钟阶段(图2中每个虚线之 间为一个时钟阶段)之后，STV2输入至第二移位寄存器单元S-R2，启动第二移位寄存器单 元S-R2。下面将第一时钟信号CLKl呈高电平的时钟阶段定义为第一时钟阶段，此后的一个 时钟阶段为第二时钟阶段，依次类推。第一时钟阶段第一时钟信号CLKl和第二时钟信号CLK2分别输入至第一移位寄 存器单元S-Rl及第三移位寄存器单元S-R3，分别输出GOUTl以及G0UT3至第一栅线Gl和 第三栅线G3 ；此时与第三栅线G3连接的第一像素1的第一子薄膜晶体管Tll被导通，将第 一栅线Gl的GOUTl传输至第一像素1的第二子薄膜晶体管T12的栅极，并使其导通，从而 第一像素1接收数据线Dl的图像信号。第二时钟阶段第二时钟信号CLK2和第五时钟信号CLK5分别输入至第三移位寄 存器单元S-R3及第二移位寄存器单元S-R2，分别输出G0UT3以及G0UT2至第三栅线G3和 第二栅线G2 ；此时与第三栅线G3连接的第二像素2的第一子薄膜晶体管T21被导通，将第 二栅线G2的G0UT2传输至第二像素2的第二子薄膜晶体管T22的栅极，并使其导通，从而 第二像素2接收数据线Dl的图像信号。第三时钟阶段第一时钟信号CLKl输入至第一移位寄存器单元S-Rl，输出GOUTl 至第一栅线Gl ；此时与第一栅线Gl连接的第二像素3的第一薄膜晶体管T3被导通，从而 第三像素3接收数据线D2的图像信号。第四时钟阶段第五时钟信号CLK5输入至第二移位寄存器单元S-R2，输出G0UT2 至第二栅线G2 ；此时与第二栅线G2连接的第四像素4的第一薄膜晶体管T4被导通，从而第四像素4接收数据线D2的图像信号。重复上述操作依次向像素1、2、3和4所在行的像素输入信号，第一行扫描结束。第五时钟阶段(仅以一行有4个像素为例时)第三时钟信号CLK3和第二时钟 信号CLK2分别输入至第五移位寄存器单元S-R5及第三移位寄存器单元S-R3，分别输出 G0UT5以及G0UT3至第五栅线G5和第三栅线G3 ；此时与第五栅线G5连接的第五像素5的 第一子薄膜晶体管T51被导通，将第三栅线G3的G0UT3传输至第五像素5的第二子薄膜晶 体管T52的栅极，并使其导通，从而第五像素5接收数据线Dl的图像信号。第六时钟阶段第三时钟信号CLK3和第六时钟信号CLK6分别输入至第五移位寄 存器单元S-R5及第四移位寄存器单元S-R4，分别输出G0UT5以及G0UT4至第五栅线G5和 第四栅线G4 ；此时与第五栅线G5连接的第六像素6的第一子薄膜晶体管T61被导通，将第 四栅线G4的G0UT4传输至第六像素6的第二子薄膜晶体管T62的栅极，并使其导通，从而 第六像素6接收数据线Dl的图像信号。第七时钟阶段第二时钟信号CLK2输入至第三移位寄存器单元S-R3，输出G0UT3 至第三栅线G3 ；此时与第三栅线G3连接的第七像素7的第一薄膜晶体管T7被导通，从而 第七像素7接收数据线D2的图像信号。第八时钟阶段第六时钟信号CLK6输入至第四移位寄存器单元S-R4，输出G0UT4 至第四栅线G4 ；此时与第四栅线G4连接的第八像素8的第一薄膜晶体管T8被导通，从而 第八像素8接收数据线D2的图像信号。重复上述操作依次向像素5、6、7和8所在行的像素输入信号，第二行扫描结束。值得一提的是在第一时钟阶段，第三像素3的第一薄膜晶体管T3和第七像素7的第一薄膜晶体 管T7也分别被导通，因此在第一阶段内第三像素3和第七像素7接收与第一像素1相同的 图像信号。此后，在第三时钟阶段，第三像素3的第一薄膜晶体管T3再一次导通，接受图像 信号。对第三像素而言，在第三时钟阶段中，在第一阶段输入的图像信号很快被第三时钟阶 段的图像信号所代替，因此，还没来得及让用户感觉到第一时钟阶段的图像，很快地显示第 三时钟阶段的图像。由于在扫描第一行像素(显示一帧画面)的过程中，第三像素不会再 接收来自数据线的图像信号，因此在再一次扫描第一行像素(显示下一帧画面)之前，第三 像素会维持在第三阶段内接收的图像信号，让用户看到正确的画面。因此，即时某个像素在 不同时钟阶段都输入图像信号，但是很快会被正确的图像信号所覆盖，因此不会影响其正 常显不。从以上的说明可知，本发明通过在阵列基板上设置栅驱动电路，将移位寄存器分 为三组分别驱动，产生栅驱动信号。如此，相比在阵列基板外设置栅驱动电路，节省了成本， 且最主要是节省了电路板体积，提高了轻薄化程度。综上，根据上述描述及图1-3，本领域技术人员可以很容易地推导出附图中省略的 其他栅线和像素的驱动方法以及移位寄存器结构，因此不再赘述。下面详细说明本发明移位寄存器单元的电路结构。图4为本发明移位寄存器单元的电路结构图。如图4所示，本发明一实施例的移位 寄存器单元包括第一至第九薄膜晶体管M1-M9、电容C、开启电压时序信号输入端STV-IN、 时钟信号输入端CLK-IN、高电平输入端VDD-INJS电平输入端VSS-IN、复位信号输入端RESET-IN及信号输出端G-OUT构成。具体地所述第一薄膜晶体管Ml的栅极和源极分别与开启电压时序信号输入端STV-IN连 接，漏极与第一节点W连接；所述第二薄膜晶体管M2的栅极及源极分别与高电平输入端 VDD-IN连接，漏极与第二节点N2连接；所述第三薄膜晶体管M3的栅极与所述第一节点m 连接，源极与时钟信号输入端CLK-IN连接，漏极与第三节点N3连接；所述第四薄膜晶体管 M4的栅极与所述复位信号输入端RESET-IN连接，源极与所述第一节点m连接，漏极与所述 低电平输入端VSS-IN连接；所述第五薄膜晶体管M5的栅极与所述第二节点N2连接，源极 与第一节点W连接，漏极与低电平输入端VSS-IN连接；所述第六薄膜晶体管M6的栅极与 第一节点m连接，源极与所述第二节点N2连接，漏极与低电平输入端VSS-IN连接；所述第 七薄膜晶体管M7的栅极与第二节点N2连接，源极与第三节点N3连接，漏极与低电平输入 端VSS-IN连接；所述第八薄膜晶体管M8的栅极与复位信号输入端RESET-IN连接，源极与 高电平输入端VDD-IN连接；漏极与第二节点N2连接；所述第九薄膜晶体管M9的栅极与复 位信号输入端RESET-IN连接，源极与第三节点N3连接，漏极与低电平输入端VSS-IN连接； 所述第三节点N3与之间第一节点m设置有电容C，所述第三节点N3与信号输出端G-OUT 连接。具体电路工作原理如下1、当开启电压时序信号输入端为高电平时，第一薄膜晶体管导通，第一节点充电， 随此第三薄膜晶体管和第六薄膜晶体管导通，第二节点放电，使得第五薄膜晶体管和第七 薄膜晶体管无法导通，此时由于时钟信号输入端为低电平，因此低电平信号通过第三薄膜 晶体管，通过第三节点从信号输出端输出；2、当开启电压时序信号输入端变为低电平，时钟信号输入端为高电平时，虽然第 一薄膜晶体管关闭，但是第一节点自举，电压上升到2倍程度，第三薄膜晶体管继续导通， 时钟信号输入端的高电平信号通过第三薄膜晶体管，从信号输出端输出；3、当时钟信号输入端变为低电平，复位信号输入端为高电平时，第四、八及九薄膜 晶体管导通，使得第一节点、第三节点及第二节点放电，输出低电平信号。如此，可以完整再生任何信号。另外，本发明中，第一节点自举持续充电，使得在时 钟信号输入端在持续高电平的周期内，能够完整地输出信号。最后应说明的是以上实施例仅用以说明本发明的技术方案，而非对其限制；尽 管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解其依然 可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替 换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精 神和范围。
权利要求
1.一种设置于阵列基板上的移位寄存器，包括多个与所述阵列基板的栅线一一对应连 接的移位寄存器单元，其特征在于，所述多个移位寄存器单元分为3组，分别为与第2n+l栅 线对应的第2n+l移位寄存器单元的组合，与第2n+3栅线对应的第2n+3移位寄存器单元的 组合，以及与第n+2栅线对应的第n+2移位寄存器单元的组合，其中η为0或偶数；其中，每组移位寄存器单元中的相邻的两个移位寄存器单元中，下一移位寄存器单元 的信号输出端与上一移位寄存器的复位信号输入端连接，上一移位寄存器的信号输出端与 下一移位寄存器的开启电压时序信号输入端连接；其中，每组移位寄存器单元分别由两个时钟信号控制，所述两个时钟信号交替地控制 相邻的移位寄存器单元；其中，第一移位寄存器单元和所述第三移位寄存器单元分别与第一开启电压时序信号 输入端连接；第二移位寄存器单元与第二开启电压时序信号输入端连接。
2.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器单元包括第一至 第九薄膜晶体管、电容、开启电压时序信号输入端、时钟信号输入端、高电平输入端、低电平 输入端、复位信号输入端及信号输出端构成，其中所述第一薄膜晶体管的栅极和源极分别与开启电压时序信号输入端连接，漏极与第一 节点连接；所述第二薄膜晶体管的栅极及源极分别与高电平输入端连接，漏极与第二节点连接；所述第三薄膜晶体管的栅极与所述第一节点连接，源极与时钟信号输入端连接，漏极 与第三节点连接；所述第四薄膜晶体管的栅极与所述复位信号输入端连接，源极与所述第一节点连接， 漏极与所述低电平输入端连接；所述第五薄膜晶体管的栅极与所述第二节点连接，源极与第一节点连接，漏极与低电 平输入端连接；所述第六薄膜晶体管的栅极与第一节点连接，源极与所述第二节点连接，漏极与低电 平输入端连接；所述第七薄膜晶体管的栅极与第二节点连接，源极与第三节点连接，漏极与低电平输 入端连接；所述第八薄膜晶体管的栅极与复位信号输入端连接，源极与高电平输入端连接；漏极 与第二节点连接；所述第九薄膜晶体管的栅极与复位信号输入端连接，源极与第三节点连接，漏极与低 电平输入端连接；所述第三节点与之间第一节点设置有电容，所述第三节点与信号输出端连接。
3.一种阵列基板，包括多个与栅线一一对应连接的移位寄存器单元，其特征在于，所述 多个移位寄存器单元分为3组，分别为与第2η+1栅线对应的第2η+1移位寄存器单元的组 合，与第2η+3栅线对应的第2η+3移位寄存器单元的组合，以及与第n+2栅线对应的第n+2 移位寄存器单元的组合，其中η为0或偶数；其中，每组移位寄存器单元中的相邻的两个移位寄存器单元中，下一移位寄存器单元 的信号输出端与上一移位寄存器的复位信号输入端连接，上一移位寄存器的信号输出端与 下一移位寄存器的开启电压时序信号输入端连接；其中，每组移位寄存器单元分别由两个时钟信号控制，所述两个时钟信号交替地控制 相邻的移位寄存器单元；其中，第一移位寄存器单元和所述第三移位寄存器单元分别与第一开启电压时序信号 输入端连接；第二移位寄存器单元与第二开启电压时序信号输入端连接。
4.根据权利要求3所述的阵列基板，其特征在于，所述移位寄存器单元包括第一至第 九薄膜晶体管、电容、开启电压时序信号输入端、时钟信号输入端、高电平输入端、低电平输 入端、复位信号输入端及信号输出端构成，其中所述第一薄膜晶体管的栅极和源极分别与开启电压时序信号输入端连接，漏极与第一 节点连接；所述第二薄膜晶体管的栅极及源极分别与高电平输入端连接，漏极与第二节点连接；所述第三薄膜晶体管的栅极与所述第一节点连接，源极与时钟信号输入端连接，漏极 与第三节点连接；所述第四薄膜晶体管的栅极与所述复位信号输入端连接，源极与所述第一节点连接， 漏极与所述低电平输入端连接；所述第五薄膜晶体管的栅极与所述第二节点连接，源极与第一节点连接，漏极与低电 平输入端连接；所述第六薄膜晶体管的栅极与第一节点连接，源极与所述第二节点连接，漏极与低电 平输入端连接；所述第七薄膜晶体管的栅极与第二节点连接，源极与第三节点连接，漏极与低电平输 入端连接；所述第八薄膜晶体管的栅极与复位信号输入端连接，源极与高电平输入端连接；漏极 与第二节点连接；所述第九薄膜晶体管的栅极与复位信号输入端连接，源极与第三节点连接，漏极与低 电平输入端连接；所述第三节点与之间第一节点设置有电容，所述第三节点与信号输出端连接。
全文摘要
本发明提供一种阵列基板及设置于其上的移位寄存器。该移位寄存器，包括多个与阵列基板的栅线一一对应连接的移位寄存器单元，多个移位寄存器单元分为3组，分别为与第2n+1栅线对应的第2n+1移位寄存器单元的组合，与第2n+3栅线对应的第2n+3移位寄存器单元的组合，以及与第n+2栅线对应的第n+2移位寄存器单元的组合，其中n为0或偶数；其中，每组移位寄存器单元中的相邻的两个移位寄存器单元中，下一移位寄存器单元的信号输出端与上一移位寄存器的复位信号输入端连接，上一移位寄存器的信号输出端与下一移位寄存器的开启电压时序信号输入端连接。本发明通过在阵列基板上设置栅驱动电路，节省了电路板体积，提高了轻薄化程度。
文档编号G09G3/36GK102110420SQ20091024400
公开日2011年6月29日 申请日期2009年12月24日 优先权日2009年12月24日
发明者商广良, 韩承佑 申请人:北京京东方光电科技有限公司