针对高分辨率隔行扫描视频信号的液晶显示驱动器的制作方法

专利名称：针对高分辨率隔行扫描视频信号的液晶显示驱动器的制作方法
技术领域：
本发明涉及一种液晶显示技术，特别是涉及一种针对高分辨率隔行扫描视频信号 的液晶显示驱动器。
背景技术：
最近几年，液晶显示器的技术发展迅速，传统CRT (Cathode Ray Tube，阴极射线 管)显示器已逐步被液晶显示器取代，以16 9的宽屏液晶显示器在家庭视听、游戏娱乐、 工业显示应用领域成为主流。液晶显示器要求输入的是逐行扫描视频信号格式，而传统CRT 显示器普遍采用隔行扫描，输入信号为模拟隔行视频信号。高分辨率隔行扫描视频信号如 1024X768,1280X1024的分辨率，主要来源于一些工业CRT显示设备和船用CRT雷达所采 用的视频格式，这些设备主要显示字符型、表格型和变化缓慢的照片型图像，并不涉及快速 运动的影像型图像，主要对显示的清晰度要求高。当这些设备的显像管损坏时，由于很难采 购到同类配件，需要寻找替代方案。PAL (Phase Alternating Line，逐行倒相)制式是一种隔行扫描视频格式，当前液 晶显示器采用了多种去隔行技术实现到逐行视频信号的转化，并显示在液晶显示器上，此 种液晶电视器实现了单芯片化，并且应用十分广泛，但这种液晶显示器不能识别10MX768 或更高分辨率的隔行视频信号。目前数字电视和影音技术的发展，产生了 IOSOi即1920X1080分辨率的高清晰 度隔行扫描电视信号格式，市场上的大屏幕液晶电视很多都支持IOSOi这样的隔行视频信 号，这样的电视技术由于采用专用芯片方案，能识别的视频信号格式仅限于目前流行的电 脑VGA (Video Graphics Array，视频图形阵列)视频和电视视频，也不支持IOMX 768或 1280X1024这样分辨率的隔行扫描视频信号。一种以运用IOSOi隔行视频信号的视频专业芯片通过芯片内的有限的编程或配 置技术为手段的方案，如游戏视频转换器、工业显示转换器，支持部分隔行扫描视频信号。 如果这种专业芯片用于高分辨率隔行扫描视频信号时，由于转化的图像和文字在液晶显示 器上的显示远不及在原CRT显示器上清晰，而不能投入实际使用。另外，现有液晶显示器主要通过调整液晶屏背光的亮度来控制显示亮度，而液晶 显示器背光的亮度大约只能在最大亮度的30% 100%的区间内调整，亮度调整范围非常 有限，不能调整到全黑的亮度水平。

发明内容
本发明所要解决的技术问题是提供一种针对高分辨率隔行扫描视频信号的液晶 显示驱动器，其实现了在液晶显示器上进行点对点的显示。本发明是通过下述技术方案来解决上述技术问题的一种针对高分辨率隔行扫描 视频信号的液晶显示驱动器，其特征在于，其包括隔行视频输入模块，其从一个视频输入接口采样隔行扫描视频信号并进行模拟/数字转化；FPGA模块，其与隔行视频输入模块连接并接收和处理经过隔行视频输入模块转化 的隔行扫描视频信号；SDRAM存储器，其通过总线与FPGA模块连接，其存储隔行扫描视频信号；亮度控制模块，其与FPGA模块连接并将一个电位器接口传送来的亮度调整电压 进行电压-频率转换后传送给FPGA模块；逐行视频输出模块，其与FPGA模块连接，将隔行扫描视频信号去隔行后传送至一 个副显示器接口；LVDS液晶屏逻辑板接口模块，其与FPGA模块连接，将隔行扫描视频数据去隔行后 点对点地驱动一个液晶面板接口；晶体振荡器，其与FPGA模块连接，并产生三路时钟以同步SDRAM存储器、逐行视频 输出模块、LVDS液晶屏逻辑板接口模块的工作；电源模块，其分别与FPGA模块、晶体振荡器、SDRAM存储器、隔行视频输入模块、亮 度控制模块、逐行视频输出模块、LVDS液晶屏逻辑板接口模块连接并提供模拟直流电源和 数字直流电源。优选地，所述FPGA模块包括时钟发生器、I2C控制器、时序控制器、偶场检测器、输 入FIFO写控制器、亮度处理器、输入FIFO模块、SDRAM-FIF0控制器、输出FIFO模块、输出 FIFO读控制器、逐行扫描视频控制器、LVDS接口控制器，时钟发生器通过锁相环产生不同 频率的时钟并分别与SDRAM-FIF0控制器、逐行扫描视频控制器、LVDS接口控制器连接，时 序控制器分别与时钟发生器、I2C控制器、偶场检测器、SDRAM-FIF0控制器、输出FIFO读控 制器、LVDS接口控制器连接，输入FIFO写控制器、亮度处理器、输入FIFO模块、SDRAM-FIF0 控制器、输出FIFO模块、输出FIFO读控制器顺序逐级连接，输出FIFO读控制器和逐行扫描 视频控制器、LVDS接口控制器连接，I2C控制器识别隔行视频输入模块内的隔行扫描视频信 号，时序控制器通知偶场检测器向输入FIFO写控制器发出偶场标志信号，时序控制器根据 1 控制器配置隔行视频输入模块的情况来打开或关闭逐行扫描视频控制器和LVDS接口控 制器的开关。优选地，所述时钟发生器同步SDRAM-FIF0控制器、逐行扫描视频控制器、LVDS接 口控制器的工作。优选地，所述时钟发生器、I2C控制器、时序控制器共用时钟并与晶体振荡器连接， 输入FIFO写控制器和1 控制器分别通过数据总线和控制总线与隔行视频输入模块连接， 亮度处理器模块还与亮度控制模块连接，SDRAM-FIF0控制器还与SDRAM存储器连接，逐行 扫描视频控制器还与逐行视频输出模块连接，LVDS接口控制器还与LVDS液晶屏逻辑板接 口模块连接。优选地，所述亮度处理器包括RGB/YUV转换器、计数器、乘法器和YUV/RGB转换器， RGB/YUV转换器通过Y数据总线与乘法器连接，RGB/YUV转换器通过U数据总线和V数据总 线与YUV/RGB转换器连接，计数器与乘法器连接并输出亮度控制数据给乘法器，乘法器与 YUV/RGB转换器连接，乘法器将亮度Y数据和亮度控制数据相乘的结果高八位数据传送给 YUV/RGB转换器。优选地，所述RGB/YUV转换器还与输入FIFO写控制器连接，计数器还与亮度控制模块连接并接收亮度控制模块产生的电压和频率信号，YUV/RGB转换器还与输入FIFO模块 连接。优选地，所述SDRAM-FIF0控制器包括SDRAM时钟、隔行SDRAM页计数器、输入隔行 扫描行计数器、隔行SDRAM行地址发生器、输入FIFO读控制器、SDRAM控制器、输出FIFO写 控制器、逐行SDRAM行地址发生器、输出逐行扫描行计数器、逐行SDRAM页计数器，SDRAM控 制器与SDRAM时钟、隔行SDRAM行地址发生器、逐行SDRAM行地址发生器连接，隔行SDRAM页 计数器与输入隔行扫描行计数器连接，输入隔行扫描行计数器还分别与隔行SDRAM行地址 发生器、输入FIFO读控制器连接，逐行SDRAM页计数器与输出逐行扫描行计数器连接，输出 逐行扫描行计数器分别与逐行SDRAM行地址发生器、输出FIFO写控制器连接，SDRAM时钟提 供同步时钟，隔行SDRAM行地址发生器将隔行扫描视频信号写入SDRAM存储器，逐行SDRAM 行地址发生器从SDRAM存储器读出隔行扫描视频信号。优选地，所述输入FIFO读控制器还与输入FIFO模块连接，输出FIFO写控制器还 与输出FIFO模块连接，SDRAM控制器还分别与时序控制器和SDRAM存储器连接，SDRAM时钟 还与时钟发生器连接。优选地，所述SDRAM控制器采用突发页读写的方式。优选地，所述电位器接口传送来的亮度调整电压还传送至一个液晶面板接口以调 整背光亮度。本发明的积极进步效果在于—、本发明采用奇偶场图像直接交错法去隔行，图像数据无失真，并且仅进行一次 模拟/数字转换，后期处理和液晶屏驱动全部为数字信号，信噪比高，实现了在液晶显示器 上进行点对点的显示，显示清晰度甚至比CRT显示器还要好。二、本发明能同时调整液晶显示器背光的亮度和视频数据的亮度值，是一种全范 围的亮度调整技术，可在最亮至全黑的区间进行亮度线性调整。


图1为本发明针对高分辨率隔行扫描视频信号的液晶显示驱动器的原理框图。图2为本发明中FPGA模块的原理框图。图3为本发明中亮度处理器的原理框图。图4为本发明中SDRAM-FIF0控制器的原理框图。
具体实施例方式下面结合附图给出本发明较佳实施例，以详细说明本发明的技术方案。如图1所示，本发明针对高分辨率隔行扫描视频信号的液晶显示驱动器包括电 源模块、FPGA (Field Programmable Gate Array，现场可编程门阵列)模块、晶体振荡器、 SDRAM (Synchronous Dynamic Random Access Memory，同步动态随机存储器)存储器、隔 行视频输入模块、亮度控制模块、逐行视频输出模块和LVDS (Low Voltage Differential Signal，低压差分信号)液晶屏逻辑板接口模块，电源模块分别与FPGA模块、晶体振荡器、 SDRAM存储器、隔行视频输入模块、亮度控制模块、逐行视频输出模块、LVDS液晶屏逻辑板 接口模块连接，隔行视频输入模块从视频输入接口采样高分辨率隔行扫描视频信号并与FPGA模块连接，晶体振荡器与FPGA模块连接；SDRAM存储器通过总线与FPGA模块连接； 电位器接口传送来的亮度调整电压一路传送至液晶面板接口以调整背光亮度，另一路送到 亮度控制模块进行电压-频率转换后传送给FPGA模块，亮度控制模块与FPGA模块连接， 逐行视频输出模块与FPGA模块连接，将高分辨率隔行扫描视频信号去隔行后传送至副显 示器(CRT显示器或液晶显示器)接口 ；LVDS液晶屏逻辑板接口模块与FPGA模块连接，将 高分辨率隔行扫描视频数据去隔行后点对点地驱动液晶面板接口，最后在液晶显示器上点 对点进行显示。其中，FPGA模块可以采用型号为EP1C3T144的芯片，隔行视频输入模块采 用型号为AD9883AKST或引脚兼容的芯片，逐行视频输出模块采用型号为ADV7123或引脚 兼容的芯片，亮度控制模块采用型号为LM331的芯片，LVDS液晶屏逻辑板接口模块采用型 号为DS90C385或引脚兼容的芯片，SDRAM存储器采用一片容量为64Mbit、位宽为16位的 SDRAM存储芯片。电源模块为其它所有模块提供模拟直流电源和数字直流电源，并提供液 晶面板的驱动电源。晶体振荡器作为FPGA模块的基准时钟，在FPGA模块内部通过锁相环 产生三路可配置型时钟，以同步SDRAM存储器、逐行视频输出模块、LVDS液晶屏逻辑板接口 模块三个模块的工作。隔行视频输入模块将视频输入接口接入的高分辨率，如10MX768、 1280X1024分辨率且满足RS343A视频标准的隔行扫描视频模拟信号进行模拟/数字(A/ D)转化，生成R (红基色)、G (绿基色)、B (蓝基色)各8位视频数字信号。FPGA模块接收 和处理经过隔行视频输入模块转化的视频数字信号后，FPGA模块通过1 总线对隔行视频 输入模块转化处理的视频信号格式，如分辨率、点频率时钟、行频、场频、行场同步脉冲极性 进行识别和配置，以正确地捕获偶场标志信号。随后FPGA模块将场序为偶场的隔行扫描视 频信号按行0、行2、行4……行1022 (以1280 X 1024分辨率为例)写入FPGA模块内的输入 FIFO模块，并按行地址0、行地址2、行地址4……行地址1022存储在SDRAM存储器；偶场标 志信号捕获结束后，FPGA模块开始捕获奇场标志信号，并将场序为奇场的隔行扫描视频信 号按行1、行3、行5……行1023写入FPGA模块内的输入FIFO模块，并按行地址1、行地址 3、行地址5……行地址1023存储在SDRAM存储器。当电位器接口的电压改变时，电压一路 送到液晶面板接口以控制液晶屏背光的变化，另一路送到亮度控制模块进行电压-频率转 换给FPGA模块，同时控制输入视频信号的亮度值，其方法是当电位器调整到最亮时，液晶 屏背光达到最大亮度，输入视频信号的亮度值不作衰减；当电位器调整到最暗时，液晶屏背 光达到最低亮度，输入视频信号的亮度值衰减到零，这样就同步调整液晶显示器背光亮度 和视频数据的亮度值，实现从黑屏到最亮的全范围线性调整；FPGA模块每125ms对此频率 计数一次，并将计数值作为亮度控制数据控制进入输入FIFO模块的RGB数据；由于存储在 SDRAM存储器中的隔行扫描视频信号采用了奇偶场直接交错的方式，因此输出到逐行视频 输出模块和LVDS液晶屏逻辑板接口模块的隔行扫描视频信号按行地址0、行地址1、行地址 2……行地址1022、行地址1023的顺序从SDRAM存储器读出即可。由于SDRAM存储器读写 两侧都采用了 FIFO模块，这样读入视频数据和输出视频数据的时钟可以不同，因此实现了 直接交错法去隔行和帧频变换。LVDS液晶屏逻辑板接口模块可以驱动16 9的大屏幕液 晶面板，以输入隔行1280X IOM分辨率的视频为例，采用1920X 1080分辨率的液晶面板， 将1280X10M的图像显示在屏幕中央，其它区域用黑屏数据填充，这种方法实现了点对点 显示，对于字符型、表格型和变化缓慢的照片型图像，显示的清晰效果非常理想。
如图2所示，FPGA模块包括时钟发生器、I2C控制器、时序控制器、偶场检测器、输入FIFO (先进先出存储器)写控制器、亮度处理器、输入FIFO模块、SDRAM-FIF0控制器、输 出FIFO模块、输出FIFO读控制器、逐行扫描视频控制器、LVDS接口控制器。时钟发生器 通过锁相环产生不同频率的时钟并分别与SDRAM-FIF0控制器、逐行扫描视频控制器、LVDS 接口控制器连接，时序控制器根据逻辑关系分别与时钟发生器、1 控制器、偶场检测器、 SDRAM-FIF0控制器、输出FIFO读控制器、LVDS接口控制器连接，偶场检测器与I2C控制器、 输入FIFO写控制器连接，输入FIFO写控制器、亮度处理器、输入FIFO模块、SDRAM-FIFO控 制器、输出FIFO模块、输出FIFO读控制器顺序逐级连接，输出FIFO读控制器和逐行扫描视 频控制器、LVDS接口控制器连接。同时，时钟发生器、1 控制器、时序控制器共用时钟并与 晶体振荡器连接，输入FIFO写控制器和1 控制器分别通过数据总线和控制总线与隔行视 频输入模块连接，亮度处理器模块与亮度控制模块连接，SDRAM-FIF0控制器与SDRAM存储 器连接，逐行扫描视频控制器与逐行视频输出模块连接，LVDS接口控制器与LVDS液晶屏逻 辑板接口模块连接。晶体振荡器为时钟发生器、1 控制器、时序控制器提供时钟；上电时， 时序控制器首先通知时钟发生器、SDRAM-FIF0控制器进行初始化，时钟发生器产生可配置 型时钟同步SDRAM-FIF0控制器、逐行扫描视频控制器、LVDS接口控制器三个模块的工作； 然后，I2C控制器识别隔行视频输入模块内的视频格式信息，并对隔行视频输入模块进行配 置；完成配置后，时序控制器通知偶场检测器向输入FIFO写控制器发出偶场标志信号；同 时时序控制器根据1 控制器配置隔行视频输入模块是否成功的情况来打开或关闭逐行扫 描视频控制器和LVDS接口控制器的节能开关；输入FIFO写控制器收到偶场标志信号后开 始将隔行视输入模块输出且场序为偶场的隔行扫描视频信号按行0、行2、行4……行1022， 且场序为奇场的隔行扫描视频信号按行1、行3、行5……行1023(以1280 X IOM分辨率为 例)写入输入FIFO模块；期间RGB数据需经亮度处理器进行亮度处理；SDRAM-FIF0控制器 从输入FIFO模块中按行地址0、行地址2、行地址4……行地址1022、行地址1、行地址3、行 地址5……行地址1023存储在SDRAM存储器，同时按行地址0、行地址1、行地址2……行地 址1022、行地址1023的顺序从SDRAM存储器读出数据并写到输出FIFO模块中；输出FIFO 读控制器将输出FIFO模块的数据分别发送到逐行扫描视频控制器和LVDS接口控制器中； LVDS接口控制器根据LVDS液晶屏逻辑板接口模块的要求提供控制逻辑和插入黑屏数据， 实现点对点的显示驱动；逐行扫描视频控制器提供点频时钟、水平同步、垂直同步和消隐信 号等输出，与RGB数据总线一起驱动逐行扫描输出模块。 如图3所示，亮度处理器包括RGB/YUV转换器、计数器、乘法器和YUV/RGB转换器。 RGB/YUV转换器通过8位Y数据总线与乘法器连接，RGB/YUV转换器通过8位U数据总线和 8位V数据总线与YUV/RGB转换器连接，计数器可以是定时时间为125ms的计数器，计数器 与乘法器连接并每秒8次输出8位亮度控制数据给乘法器，乘法器与YUV/RGB转换器连接 并将Y数据和亮度控制数据相乘的结果高8位数据传送给YUV/RGB转换器。RGB/YUV转换 器通过M位RGB数据总线与输入FIFO写控制器连接，计数器与亮度控制模块连接并接收 亮度控制模块产生的电压和频率信号，YUV/RGB转换器与输入FIFO模块连接并输出M位的 RGB数据总线给输入FIFO模块。亮度控制模块根据电位器接口产生0 16384Hz的频率信 号，计数器先将该频率半分频，在125ms周期内的62. 5ms内计数，采用9位饱和计数器，用 高8位的值表示亮度因子；RGB/YUV转换器将各8位的RGB数据变换为8位亮度Y数据和 各8位的色度UV数据，色度数据不作处理直接送至YUV/RGB转换器，8位的亮度Y数据与8
8位的亮度因子用乘法器相乘，输出的高8位亮度数据送至YUV/RGB转换器，通过YUV/RGB转 换器还原成亮度受控的RGB数据。如图4所示，SDRAM-FIF0控制器包括SDRAM时钟、隔行SDRAM页计数器、输入隔行 扫描行计数器、隔行SDRAM行地址发生器、输入FIFO读控制器、SDRAM控制器、输出FIFO写 控制器、逐行SDRAM行地址发生器、输出逐行扫描行计数器、逐行SDRAM页计数器。SDRAM时 钟与SDRAM-FIF0控制器中的其它所有模块连接，为其它所有模块提供同步时钟；SDRAM控 制器采用突发全页读写模式读入来自输入FIFO读控制器的视频数据，或将视频数据写到 输出FIFO写控制器，SDRAM控制器与隔行SDRAM行地址发生器、逐行SDRAM行地址发生器连 接；隔行SDRAM页计数器与输入隔行扫描行计数器连接；输入隔行扫描行计数器还分别与 隔行SDRAM行地址发生器、输入FIFO读控制器连接；逐行SDRAM页计数器与输出逐行扫描 行计数器连接；输出逐行扫描行计数器分别与逐行SDRAM行地址发生器、输出FIFO写控制 器连接。输入FIFO读控制器与输入FIFO模块连接，输出FIFO写控制器与输出FIFO模块 连接，SDRAM控制器还分别与时序控制器和SDRAM存储器连接，SDRAM时钟与时钟发生器连 接。SDRAM时钟与SDRAM-FIF0控制器中的其它所有模块连接，为其它所有模块提供同步时 钟；SDRAM控制器接受时序控制器的通知进行初始化，完成后进入自动刷新周期；SDRAM控 制器采用突发全页读写的方式，每次读写以一页即256个字为单位进行，对于1024X768分 辨率，一行有4页，对于1280 X IOM分辨率，一行有5页；以1280X1024分辨率为例，隔行 SDRAM页计数器每计满5页，通知输入隔行扫描行计数器加1，并通知输入FIFO读控制器从 输入FIFO模块中读出一行数据；对于场序为偶场的隔行扫描视频信号，隔行SDRAM行地址 发生器从行地址0开始，按行地址0、行地址2、行地址4……行地址1022将输入FIFO模块内 的隔行扫描视频信号写入SDRAM存储器；对于场序为奇场的隔行扫描视频信号，隔行SDRAM 行地址发生器从行地址1开始，按行地址1、行地址3、行地址5……行地址1023将输入FIFO 模块内的隔行扫描视频信号写入SDRAM存储器；SDRAM控制器从输入FIFO模块中读入隔行 扫描视频信号写页期间，插入读页周期；逐行SDRAM页计数器每计满5页，通知输出逐行扫 描行计数器加1，并通知输出FIFO写控制器从SDRAM存储器读出一行数据，写到输出FIFO 模块；逐行SDRAM行地址发生器根据输出逐行扫描行计数器的每个计数按行地址0、行地址 1、行地址2……行地址1022、行地址1023的顺序从SDRAM存储器读出隔行扫描视频信号的 RGB数据。虽然以上描述了本发明的具体实施方式
，但是本领域的技术人员应当理解，这些 仅是举例说明，在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变 更或修改。因此，本发明的保护范围由所附权利要求书限定。
权利要求
1.一种针对高分辨率隔行扫描视频信号的液晶显示驱动器，其特征在于，其包括隔行视频输入模块，其从一个视频输入接口采样隔行扫描视频信号并进行模拟/数字 转化；FPGA模块，其与隔行视频输入模块连接并接收和处理经过隔行视频输入模块转化的隔 行扫描视频信号；SDRAM存储器，其通过总线与FPGA模块连接，其存储隔行扫描视频信号；亮度控制模块，其与FPGA模块连接并将一个电位器接口传送来的亮度调整电压进行 电压-频率转换后传送给FPGA模块；逐行视频输出模块，其与FPGA模块连接，将隔行扫描视频信号去隔行后传送至一个副 显示器接口；LVDS液晶屏逻辑板接口模块，其与FPGA模块连接，将隔行扫描视频数据去隔行后点对 点地驱动一个液晶面板接口；晶体振荡器，其与FPGA模块连接，并产生三路时钟以同步SDRAM存储器、逐行视频输出 模块、LVDS液晶屏逻辑板接口模块的工作；电源模块，其分别与FPGA模块、晶体振荡器、SDRAM存储器、隔行视频输入模块、亮度控 制模块、逐行视频输出模块、LVDS液晶屏逻辑板接口模块连接并提供模拟直流电源和数字 直流电源。
2.如权利要求1所述的针对高分辨率隔行扫描视频信号的液晶显示驱动器，其特征在 于，所述FPGA模块包括时钟发生器、1 控制器、时序控制器、偶场检测器、输入FIFO写控制 器、亮度处理器、输入FIFO模块、SDRAM-FIF0控制器、输出FIFO模块、输出FIFO读控制器、 逐行扫描视频控制器、LVDS接口控制器，时钟发生器通过锁相环产生不同频率的时钟并分 别与SDRAM-FIF0控制器、逐行扫描视频控制器、LVDS接口控制器连接，时序控制器分别与 时钟发生器、1 控制器、偶场检测器、SDRAM-FIF0控制器、输出FIFO读控制器、LVDS接口控 制器连接，输入FIFO写控制器、亮度处理器、输入FIFO模块、SDRAM-FIF0控制器、输出FIFO 模块、输出FIFO读控制器顺序逐级连接，输出FIFO读控制器和逐行扫描视频控制器、LVDS 接口控制器连接，I2C控制器识别隔行视频输入模块内的隔行扫描视频信号，时序控制器通 知偶场检测器向输入FIFO写控制器发出偶场标志信号，时序控制器根据1 控制器配置隔 行视频输入模块的情况来打开或关闭逐行扫描视频控制器和LVDS接口控制器的开关。
3.如权利要求2所述的针对高分辨率隔行扫描视频信号的液晶显示驱动器，其特征在 于，所述时钟发生器同步SDRAM-FIF0控制器、逐行扫描视频控制器、LVDS接口控制器的工 作。
4.如权利要求2所述的针对高分辨率隔行扫描视频信号的液晶显示驱动器，其特征在 于，所述时钟发生器、1 控制器、时序控制器共用时钟并与晶体振荡器连接，输入FIFO写控 制器和1 控制器分别通过数据总线和控制总线与隔行视频输入模块连接，亮度处理器模 块还与亮度控制模块连接，SDRAM-FIF0控制器还与SDRAM存储器连接，逐行扫描视频控制 器还与逐行视频输出模块连接，LVDS接口控制器还与LVDS液晶屏逻辑板接口模块连接。
5.如权利要求2所述的针对高分辨率隔行扫描视频信号的液晶显示驱动器，其特征在 于，所述亮度处理器包括RGB/YUV转换器、计数器、乘法器和YUV/RGB转换器，RGB/YUV转换 器通过Y数据总线与乘法器连接，RGB/YUV转换器通过U数据总线和V数据总线与YUV/RGB转换器连接，计数器与乘法器连接并输出亮度控制数据给乘法器，乘法器与YUV/RGB转换 器连接，乘法器将亮度Y数据和亮度控制数据相乘的结果高八位数据传送给YUV/RGB转换
6.如权利要求5所述的针对高分辨率隔行扫描视频信号的液晶显示驱动器，其特征在 于，所述RGB/YUV转换器还与输入FIFO写控制器连接，计数器还与亮度控制模块连接并接 收亮度控制模块产生的电压和频率信号，YUV/RGB转换器还与输入FIFO模块连接。
7.如权利要求2所述的针对高分辨率隔行扫描视频信号的液晶显示驱动器，其特征在 于，所述SDRAM-FIF0控制器包括SDRAM时钟、隔行SDRAM页计数器、输入隔行扫描行计数 器、隔行SDRAM行地址发生器、输入FIFO读控制器、SDRAM控制器、输出FIFO写控制器、逐行 SDRAM行地址发生器、输出逐行扫描行计数器、逐行SDRAM页计数器，SDRAM控制器与SDRAM 时钟、隔行SDRAM行地址发生器、逐行SDRAM行地址发生器连接，隔行SDRAM页计数器与输 入隔行扫描行计数器连接，输入隔行扫描行计数器还分别与隔行SDRAM行地址发生器、输 入FIFO读控制器连接，逐行SDRAM页计数器与输出逐行扫描行计数器连接，输出逐行扫描 行计数器分别与逐行SDRAM行地址发生器、输出FIFO写控制器连接，SDRAM时钟提供同步 时钟，隔行SDRAM行地址发生器将隔行扫描视频信号写入SDRAM存储器，逐行SDRAM行地址 发生器从SDRAM存储器读出隔行扫描视频信号。
8.如权利要求7所述的针对高分辨率隔行扫描视频信号的液晶显示驱动器，其特征在 于，所述输入FIFO读控制器还与输入FIFO模块连接，输出FIFO写控制器还与输出FIFO模 块连接，SDRAM控制器还分别与时序控制器和SDRAM存储器连接，SDRAM时钟还与时钟发生 器连接。
9.如权利要求7所述的针对高分辨率隔行扫描视频信号的液晶显示驱动器，其特征在 于，所述SDRAM控制器采用突发页读写的方式。
10.如权利要求1所述的针对高分辨率隔行扫描视频信号的液晶显示驱动器，其特征 在于，所述电位器接口传送来的亮度调整电压还传送至一个液晶面板接口以调整背光亮度。
全文摘要
本发明公开了一种针对高分辨率隔行扫描视频信号的液晶显示驱动器，其包括隔行视频输入模块，其从一个视频输入接口采样隔行扫描视频信号并进行模拟/数字转化；FPGA模块，其与隔行视频输入模块连接并接收经过隔行视频输入模块转化的隔行扫描视频信号；SDRAM存储器，其通过总线与FPGA模块连接并存储隔行扫描视频信号；亮度控制模块，其与FPGA模块连接；逐行视频输出模块，其与FPGA模块连；LVDS液晶屏逻辑板接口模块，其与FPGA模块连接；晶体振荡器，其与FPGA模块连接；电源模块，其与FPGA模块等连接并提供模拟直流电源和数字直流电源。本发明液晶显示驱动器实现了高分辨率隔行扫描视频信号在液晶显示器上进行点对点的显示。
文档编号G09G3/20GK102142236SQ20101010466
公开日2011年8月3日 申请日期2010年2月3日 优先权日2010年2月3日
发明者胡志强 申请人:胡志强