电平移位电路、扫描电路、显示装置和电子设备的制作方法

专利名称：电平移位电路、扫描电路、显示装置和电子设备的制作方法
技术领域：
本公开涉及电平移位电路、扫描电路、显示装置和电子设备。
背景技术：
作为一种平面型(平板型)显示装置，存在使用所谓的电流驱动型光电元件作为像素的发光单元(发光元件)的显示装置，其中其发光亮度根据装置中流动的电流值变化。作为电流驱动型光电元件，例如，存在其中(例如)使用有机材料的电致发光(EL)并且利用当在有机薄膜上施加电场就发光的现象的有机EL元件。使用有机EL作为像素的发光单元的有机EL显示装置具有以下特征。也就是说，由于有机EL可由小于或等于IOV的施加的电压来驱动，所以功耗低。由于有机EL是发光元件，相比于液晶显示装置而言，图像的可见性高，并且由于没有提供诸如背光的发光构件，因此可以容易地是质轻并且小型的。此外，由于有机EL的响应速度非常高可达几微秒，所以当显示运动图像时不会发生余像。以有机EL显示装置为代表的平面型显示装置具有如下配置:像素设置在矩阵的二维阵列中，像素具有至少写入晶体管、保持电容器和驱动晶体管以及光电元件(例如，日本未经审查的专利申请公开N0.2007-310311)。在这种显示装置中，写入晶体管是由控制脉冲(扫描脉冲)驱动的，控制脉冲是从扫描电路(扫描部分)通过连线到各像素行的控制线(扫描线)施加的，从而通过信号线提供的视频信号的信号电压写入到像素中。保持电容器保持写入晶体管所写入的信号电压。驱动晶体管根据保持电容器保持的信号电压驱动光电元件。

发明内容
然而，一般来讲，当显示面板大小变大时，由于从扫描电路传输控制脉冲到写入晶体管的控制线的负载大，所以控制脉冲的波形的锐度由于其负载的影响而减小。为了抑制其负载的影响，考虑增大构成扫描电路的末级的反相电路的晶体管的大小并且降低反相电路的电阻。然而，当增大晶体管的大小时，由于扫描电路的规模以及包括扫描电路的外围电路的电路的规模增大，所以就可能阻碍窄化显示面板的框架。因此，在不发生改变的情况下，保持了构成扫描电路的末级的反相电路的晶体管的大小，换句话讲，有必要在不增大晶体管的大小的情况下减小末级的反相电路的电阻(构成反相电路的晶体管的开启(ON)电阻)。一般来讲，晶体管的电阻值取决于晶体管的大小以及栅极-源极电压。因此，如果没有增大构成末级的反相电路的晶体管的大小，则有必要升高晶体管的栅极-源极电压，换句话讲，增大末级的反相电路的输入电压的振幅。为了增大末级的反相电路的输入电压的振幅，有必要将施加到末级的反相电路的前级的电路的电源电压增大为高于输入电压。然而，简单地，如果施加到前级的电路的电源电压增大，则施加到构成前级的电路的晶体管的源极-漏极电压增大并且超过预定的源极-漏极耐受电压。
一般来讲，晶体管的源极-漏极耐受电压小于(低于)栅极-源极耐受电压。因此，如果施加到构成前级的电路的晶体管的源-漏耐受电压超过晶体管的预定的源极-漏极耐受电压，则晶体管的可靠度显著地降低。期望提供一种在保持构成电路的晶体管的源极-漏极耐受电压的同时能增大扫描电路中末级的反相电路的输入电压的振幅的电平移位电路、使用电平移位电路的扫描电路、配备有扫描电路的显示装置以及具有显示装置的电子设备。根据本公开的实施例，提供了一种电平移位电路，其中由第一导电型晶体管配置成的第一晶体管电路和由第二导电型晶体管配置成的第二晶体管电路在第一固定电源与第二固定电源之间串联连接，并且由所述第一导电型晶体管配置成的第三晶体管电路和由所述第二导电型晶体管配置成的第四晶体管电路在所述第一固定电源与所述第二固定电源之间串联连接；其中第一输入电压施加到第二晶体管电路的输入端，并且第二输入电压施加到第四晶体管电路的输入端，其中第一晶体管电路的输入端连接到第三晶体管电路和第四晶体管电路的输出端，并且第三晶体管电路的输入端连接到第一晶体管电路和第二晶体管电路的输出端，其中第一固定电源侧的两个晶体管电路和第二固定电源侧的两个晶体管电路中的至少一侧的两个晶体管电路是由双栅极晶体管配置成的，并且其中所述电平移位电路具有开关元件，所述开关元件用于当一侧的所述电源侧的两个晶体管电路处于工作状态时，将第三固定电源的电压施加到另一侧的所述电源侧的两个晶体管电路的双栅极晶体管的共同连接节点。本公开的电平移位电路可以用作在具有末级的反相电路的扫描电路中的末级的反相电路的前级的电路。此外，在每个像素布置成矩阵状的显示装置中或固态成像装置中，使用本公开的电平移位电路作为末级的反相电路的前级的电路的扫描电路可以配备为扫描每个像素的扫描电路。此外，在包括显示部分的各种电子设备中，具有使用本公开的电平移位电路作为末级的反相电路的前级的电路的扫描电路的显示装置可以作用其显示部分。在具有以上描述的配置的电平移位电路中，由于第一晶体管电路和第二晶体管电路在第一固定电源与第二固定电源之间串联连接，当一侧的电源侧的晶体管电路例如第一晶体管电路处于工作状态时，输出端的电压是第一固定电源的电压。相似地，由于第三晶体管电路和第四晶体管电路在第一固定电源与第二固定电源之间串联连接，当一侧的电源侧的晶体管电路例如第三晶体管电路处于工作状态时，输出端的电压是第一固定电源的电压。因此，第一固定电源和第二固定电源的电压施加到第二晶体管电路和第四晶体管电路。此时，第三固定电源的电压施加到另一侧的电源侧的两个晶体管电路的双栅极晶体管的共同连接节点，例如，通过开关元件施加到第二晶体管电路和第四晶体管电路。因此，第一固定电源与第二固定电源之间的电压没有应用，但是第一固定电源与第三固定电源之间的电压以及第三固定电源与第二固定电源之间的电压施加到配置双栅极结构的两个晶体管的源极与漏极之间。这里，所述第一固定电源与所述第三固定电源之间的电压和所述第三固定电源与所述第二固定电源之间的电压是在构成所述第一晶体管电路至第四晶体管电路的每个晶体管的源极-漏极耐受电压的范围内的电压。因此，施加到晶体管的源极-漏极电压在其耐受电压的范围内，并且可以得到具有比输入电压的振幅更大的振幅的输出电压。根据本公开，由于晶体管的源极与漏极之间的电压是在其耐受电压范围内并且可以得到具有比输入电压的振幅更大的振幅的输出电压，所以在保持晶体管的源极-漏极耐受电压的同时，末级的反相电路的输入电压的振幅在扫描电路中可以增大。


图1为图示了根据本公开的第一实施例的电平移位电路的配置的示例的电路图。图2为提供了当一侧的输入电压Vin是低电平Vss并且另一侧的输入电压Vxin是高电平V。。时，根据第一实施例的电平移位电路的电路操作的描述的操作说明图。图3为提供了当一侧的输入电压Vin是高电平V。。并且另一侧的输入电压Vxin是低电平Vss时，根据第一实施例的电平移位电路的电路操作的描述的操作说明图。图4为图示了根据第一实施例的电平移位电路中的两个输入电压Vin和Vxin、电平移位电路的输出电压Va以及电平移位电路的末级的反相电路的输出电压Votit的每个波形的波形图。图5为图示了根据本公开的第二实施例的电平移位电路的配置的示例的电路图。图6为提供了当一侧的输入电压Vin是高电平V。。并且另一侧的输入电压Vxin是低电平Vss时，根据第二实施例的电平移位电路的电路操作的描述的操作说明图。图7为提供了当一侧的输入电压Vin是低电平Vss并且另一侧的输入电压Vxin是高电平V。。时，根据第二实施例的电平移位电路的电路操作的描述的操作说明图。图8为图示了根据第二实施例的电平移位电路中的两个输入电压Vin和Vxin、电平移位电路的输出电压Va以及电平移位电路的末级的反相电路的输出电压Votit的每个波形的波形图。图9为图示了根据本公开的第三实施例的电平移位电路的配置的示例的电路图。图10为图示了根据第三实施例的电平移位电路的输入电压Vin、第一级中的电平移位电路的输出电压Va、第二级中的电平移位电路的输出电压Vb以及电平移位电路的末级中的反相电路的输出电压Vot的每个波形的波形图。图11是示意性地图示了本公开的有机EL显示装置的配置的系统配置图。图12为图示了像素(像素电路)的具体电路配置的示例的电路图。图13为图示了写入及扫描电路的配置的示例的方块图。
具体实施例方式以下，使用附图详细描述用于实现本公开的技术的模式(以下，称为“实施例”)。本公开并不局限于这些实施例。在以下描述中，相同的附图标记用于相同的元件或具有相同的功能的元件，并且省略了其重复描述。此外，按照以下顺序进行描述。1.本公开的整个电平移位电路的描述2.根据第一实施例的电平移位电路2-1.电路配置2-2.电路操作2-3.作用和效果3.根据第二实施例的电平移位电路3-1.电路配置
3-2.电路操作3-3.作用和效果4.根据第三实施例的电平移位电路
5.显示装置(有机EL显示装置)5-1.系统配置5-2.像素电路5-3.扫描电路5-4.其他6.电子设备7.本公开的配置1.本公开的整个电平移位电路的描述本公开的电平移位电路具有由第一导电型晶体管配置成的第一晶体管电路和第三晶体管电路以及由第二导电型晶体管配置成的第二晶体管电路和第四晶体管电路。第一晶体管电路与第二晶体管电路在第一固定电源与第二固定电源之间串联。第三晶体管电路与第四晶体管电路在第一固定电源与第二固定电源之间串联。第一晶体管电路和第二晶体管电路的共同连接节点是这些晶体管电路的输出端。此外，第三晶体管电路和第四晶体管电路的共同连接节点是这些晶体管电路的输出端。因此，第一输入电压施加到第二晶体管电路的输入端并且第二输入电压施加到第四晶体管电路的输入端。第一输入电压和第二输入电压可以是反相电压。第一晶体管电路的输入端连接到第三晶体管电路和第四晶体管电路的共同连接节点，并且第三晶体管电路的输入端连接到第一晶体管电路和第二晶体管电路的共同连接节点。因此，第一固定电源侧的两个晶体管电路和第二固定电源侧的两个晶体管电路的至少一侧的两个晶体管电路是由具有双栅极结构的晶体管(即，双栅极晶体管)配置成的。这里，第一固定电源侧的两个晶体管电路是第一晶体管电路和第三晶体管电路，并且第二固定电源侧的两个晶体管电路是第二晶体管电路和第四晶体管电路。本公开的晶体管电路可以采用两种电路形式。第一种电路形式是第一固定电源是正极侧电源，第二固定电源是负极侧电源，第一导电型晶体管是P沟道型晶体管，并且第二导电型晶体管是N沟道型晶体管。第二种电路形式是第一固定电源是负极侧电源，第二固定电源是正极侧电源，第一导电型晶体管是N沟道型晶体管，并且第二导电型晶体管是P沟道型晶体管。当采用第一种电路形式时，优选的是，第一固定电源的电压设置成高于第一输入电压和第二输入电压的高电压侧的电压，第二固定电源的电压设置成低于或等于第一输入电压和第二输入电压的低电压侧的电压。此外，当采用第二种电路形式时，优选的是，第一固定电源的电压设置成低于第一输入电压和第二输入电压的低电压侧的电压，第二固定电源的电压设置成高于或等于第一输入电压和第二输入电压的高电压侧的电压。本公开的电平移位电路可以通过装配末级的反相电路来使用，末级的反相电路连接到第三晶体管电路和第四晶体管电路的共同连接节点。在此情况下，在第一种电路形式中，优选的是，第一固定电源的电压设置成高于末级的反相电路的正极侧电源的电压，并且第二固定电源的电压设置成低于或等于末级的反相电路的负极侧电源的电压。另外，在第二种电路形式中，优选的是，第一固定电源的电压设置成低于末级的反相电路的负极侧电源的电压，并且第二固定电源的电压设置成高于或等于末级的反相电路的正极侧电源的电压。因此，当一侧的电源的两个晶体管电路处于工作状态时，本公开的电平移位电路具有开关元件用于应用第三固定电源的电压到另一侧的电源侧的两个晶体管电路的双栅极晶体管的共同连接节点。优选的是，第三固定电源的电压是介于第一固定电源和第二固定电源的电压之间的值，并且更为有利的是第一固定电源和第二固定电源的每个电压的平均值。选择性地应用第三固定电源的电压的开关元件可以是与配置另一侧的电源侧的两个晶体管电路的晶体管相同的导电型晶体管。同一种导电型晶体管具有第一输入电压或第二输入电压作为栅极输入。优选的是，第一固定电源与第三固定电源之间的电压和第三固定电源与第二固定电源之间的电压是在配置第一晶体管电路至第四晶体管电路的每个晶体管的源极-漏极耐受电压的范围内的电压。执行以上描述的电压设置，然后施加到配置第一晶体管电路至第四晶体管电路的每个晶体管的源极-漏极电压可以在其耐受电压范围内，并且可以得到具有比第一输入电压和第二输入电压的振幅更大的振幅的输出电压。本公开的电平移位电路并不局限于其用途并且作为通用的电平移位电路用于各种用途。作为示例，本公开的电平移位电路具有末级的反相电路并且可以在扫描电路中用作末级的反相电路的前级的电路，扫描电路输出扫描信号，扫描信号扫描布置在矩阵中的像素。此外，使用本公开的电平移位电路作为末级的反相电路的前级的电路的扫描电路可以在显示装置中或固态成像装置中用作扫描每个像素的扫描电路，在显示装置中，包括光电元件的像素布置在矩阵中，在固态成像装置中，包括光电转换元件的像素布置在矩阵中。在此情况下，扫描电路可以是扫描电路配备在显示面板上的形式或可以是扫描电路布置在除显示面板之外的位置作为驱动器IC的形式。此外，在包括显示部分的各种电子设备中，具有使用本公开的电平移位电路作为末级的反相电路的前级的电路的扫描电路的显示装置可以作用显示部分。以下，描述了根据本公开的具体实施例的电平移位电路。2.第一实施例2-1.电路配置图1为图示了根据本公开的第一实施例的电平移位电路的配置示例的电路图。根据第一实施例的电平移位电路IOOa采用以上描述的第一种电路形式。也就是说，第一固定电源101是正极侧电源，第二固定电源102是负极侧电源，并且从而P沟道型晶体管(以下称作“P沟道晶体管”)用作第一导电型晶体管并且N沟道型晶体管(以下称作“N沟道晶体管”)用作第二导电型晶体管。在图1中，根据第一实施例的电平移位电路IOOa是由四个晶体管电路配置成的，即，第一晶体管电路111、第二晶体管电路112、第三晶体管电路113和第四晶体管电路114。第一晶体管电路111和第二晶体管电路112在作为正极侧电源的第一固定电源101与作为负极侧电源的第二固定电源102之间串联连接。相似地，第三晶体管电路113与第四晶体管电路114在第一固定电源101与第二固定电源102之间串联连接。第一固定电源101侧的两个晶体管电路，也就是说，第一晶体管电路111和第三晶体管电路113是由P沟道晶体管配置成的。第二固定电源102侧的两个晶体管电路，也就是说，第二晶体管电路112和第四晶体管电路114是由N沟道晶体管配置成的。这样，第一固定电源101侧的两个晶体管电路111和113以及第二固定电源102侧的两个晶体管电路112和114 一起是由具有双栅极结构的晶体管(即，双栅极晶体管)配置成的。然而，这仅仅是个示例，第一固定电源101侧的两个晶体管电路111和113以及第二固定电源102侧的两个晶体管电路112和114中仅一侧的两个晶体管电路可以采用由双栅极晶体管配置成的配置。如上所述，当仅一侧的两个晶体管电路是由双栅极晶体管配置成时，另一侧的两个晶体管电路是由单栅极晶体管配置成的。第一晶体管电路111是由具有双栅极结构的两个P沟道晶体管P11和P12配置成的，其中各个栅电极共同连接。P沟道晶体管P11的源电极连接到第一固定电源101。P沟道晶体管P11的漏电极和P沟道晶体管P12的源电极共同连接从而成为双栅极晶体管$11和P12)的共同连接节点nil。P沟道晶体管P12的漏电极是第一晶体管电路111的输出端Tn。第二晶体管电路112是由具有双栅极结构的两个N沟道晶体管N11和N12配置成的，其中各个栅电极共同连接。N沟道晶体管N11的漏电极是第二晶体管电路112的输出端T110第二晶体管电路112的输出端T11也是第一晶体管电路111的输出端Τη。换句话讲，P沟道晶体管P12的漏电极和N沟道晶体管N11的漏电极共同连接从而成为第一晶体管电路111和第二晶体管电路112的输出端Τη。共同连接到两个N沟道晶体管N11和N12的栅电极是第二晶体管电路112的输入端T120 N沟道晶体管N11的源电极和N沟道晶体管N12的漏电极共同连接从而成为双栅极晶体管(P11和P12)的共同连接节点η12。N沟道晶体管N12的源电极连接到第二固定电源102。第三晶体管电路113是由具有双栅极结构的两个P沟道晶体管P13和P14配置成的，其中各个栅电极共同连接在一起。P沟道晶体管P13的源电极连接到第一固定电源101。P沟道晶体管P13的漏电极和P沟道晶体管P14的源电极共同连接从而成为双栅极晶体管(P13和P14)的共同连接节点η13。P沟道晶体管P14的漏电极是第三晶体管电路113的输出端Τ13。第四晶体管电路114是由具有双栅极结构的两个N沟道晶体管N13和N14配置成的，其中各个栅电极共同连接在一起。N沟道晶体管N13的漏电极是第四晶体管电路114的输出端Τ13。第四晶体管电路114的输出端T13也是第三晶体管电路113的输出端Τ13。换句话讲，P沟道晶体管P14的漏电极和N沟道晶体管N13的漏电极共同连接从而成为第三晶体管电路113和第四晶体管电路114的输出端Τ13。此外，第三晶体管电路113和第四晶体管电路114的输出端T13还是本电平移位电路IOOa的输出端。共同连接到两个N沟道晶体管N13和N14的栅电极是第四晶体管电路114的输入端T140 N沟道晶体管N13的源电极和N沟道晶体管N14漏电极共同连接从而成为双栅极晶体管(N13和N14)的共同连接节点η14。N沟道晶体管N14的源电极连接到第二固定电源102。在具有以上描述的配置的电平移位电路IOOa中，第一输入电压Vxin和第二输入电压Vin施加到第二固定电源102侧的两个晶体管电路，也就是说，施加到第二晶体管电路112和第四晶体管电路114的每个输入端T12和Τ14。第一输入电压Vxin和第二输入电压Vin互为逆相位电压(reverse phased voltage),其中高电压侧的电压(高电平)是V。。并且低电压侧的电压(低电平)是Vss。相对于第一输入电压Vxin和第二输入电压Vin,第一固定电源101的电压设置成高于高电压侧的电压V。。的电压，例如，设置成2V。。，并且第二固定电源102的电压设置成低于或等于低电压侧的电压Vss，例如设置成相同的电压。此外，构成电平移位电路IOOa (也就是说，第一晶体管电路111至第四晶体管电路114)的每个晶体管的源极-漏极耐受电压被认为是(Vcc-Vss) O第一晶体管电路111的输入端T15，也就是说，双栅极晶体管(P1JPP12)的栅电极连接到第三晶体管电路113和第四晶体管电路114的输出端T13。此外，第三晶体管电路113的输入端T16，也就是说，双栅极晶体管$13和？14)的栅电极连接到第一晶体管电路111和第二晶体管电路112的输出端T11。如上所述，除第一晶体管电路111、第二晶体管电路112、第三晶体管电路113和第四晶体管电路114的四个晶体管电路是由双栅极晶体管配置成的特征之外，根据本实施例的电平移位电路IOOa还具有以下特征。开关元件，例如，与构成第一晶体管电路111的晶体管具有相同的导电型的P沟道晶体管P15连接到构成第一晶体管电路111的双栅极晶体管(P11和P12)的共同连接节点H11和第三固定电源103之间。P沟道晶体管P15配置成使得一侧的源电极/漏电极连接到双栅极晶体管(P11和P12)的共同连接节点H11并且另一侧的源电极/漏电极连接到第三固定电源103。P沟道晶体管P15配置成使得栅电极连接到第一开关电路111和第二开关电路112的输出端Τη。因此，当第二晶体管电路112处于工作状态时，P沟道晶体管P15处于导通(ON)状态，然后第三固定电源103的电压施加到第一晶体管电路111的双栅极晶体管(P11和P12)的共同连接节点nil。这里，“当第二晶体管电路112处于工作状态时”是当构成第二晶体管电路112的N沟道晶体管N11和N12处于导通状态时。开关元件，例如，与构成第二晶体管电路112的晶体管具有相同的导电型的N沟道晶体管N15连接到构成第二晶体管电路112的双栅极晶体管(N11和N12)的共同连接节点η12和第三固定电源103之间。N沟道晶体管N15配置成使得一侧的源电极/漏电极连接到双栅极晶体管(N1JPN12)的共同连接节点η12并且另一侧的源电极/漏电极连接到第三固定电源103。N沟道晶体管N15配置成使得第二输入电压Vin施加到栅电极。因此，当第一晶体管电路111处于工作状态时，N沟道晶体管N15处于导通状态，然后第三固定电源103的电压Vm施加到第二晶体管电路112的双栅极晶体管(^和^。的共同连接节点η12。这里，“当第一晶体管电路111处于工作状态时”是当构成第一晶体管电路111的P沟道晶体管P11和Pi2处于导通状态时。开关元件，例如，与构成第三晶体管电路113的晶体管具有相同的导电型的P沟道晶体管P16连接到构成第三晶体管电路113的双栅极晶体管(P13和P14)的共同连接节点η13和第三固定电源103之间。 P沟道晶体管P16配置成使得一侧的源电极/漏电极连接到双栅极晶体管(P13和P14)的共同连接节点H13并且另一侧的源电极/漏电极连接到第三固定电源103。P沟道晶体管P16配置成使得栅电极连接到第三开关电路113和第四开关电路114的输出端113。因此，当第四晶体管电路114处于工作状态时，P沟道晶体管P16处于导通状态，然后第三固定电源103的电压￥ 1施加到第三晶体管电路113的双栅极晶体管(P1JPP14)的共同连接节点η13。这里，“当第四晶体管电路114处于工作状态时”是当构成第四晶体管电路114的N沟道晶体管N13和N14处于导通状态时。开关元件，例如，与构成第四晶体管电路114的晶体管具有相同的导电型的N沟道晶体管N16连接到构成第四晶体管电路114的双栅极晶体管013和&4)的共同连接节点η14和第三固定电源103之间。N沟道晶体管N16配置成使得一侧的源电极/漏电极连接到双栅极晶体管(N13和N14)的共同连接节点η14并且另一侧的源电极/漏电极连接到第三固定电源103。N沟道晶体管N16配置成使得第一输入电压Vxin施加到栅电极。因此，当第三晶体管电路113处于工作状态时，N沟道晶体管N16处于导通状态，然后第三固定电源103的电压Vm施加到第四晶体管电路114的双栅极晶体管013和&4)的共同连接节点η14。这里，“当第三晶体管电路113处于工作状态时”是当构成第三晶体管电路113的P沟道晶体管P13和Pi4处于导通状态时。这里，作为第三固定电源103的电压Vm，使用介于第一固定电源101和第二固定电源102的电压之间的值，从优地使用第一固定电源101和第二固定电源102的每个电压2V。。和Vss的平均值。在本示例的情况下，Vm = V。。。此外，第一固定电源101与第三固定电源103之间的电压以及第三固定电源103与第二固定电源102之间的电压是在构成第一晶体管电路111至第四晶体管电路114的每个晶体管的源极-漏极耐受电压(Vcx-Vss)的范围内的电压。优选的是，以上描述的配置的电平移位电路100Α通过组装有末级(final stage)的反相电路(inverter circuit) 200而被使用，在末级中输入端连接到其输出端T13,也就是说，连接到第三晶体管电路113和第四晶体管电路114的输出端T13。末级的反相电路200是CMOS反相电路配置,该CMOS反相电路配置是由P沟道晶体管P21和N沟道晶体管N21配置成的。换句话讲，P沟道晶体管P21和N沟道晶体管N21在正极侧电源201与负极侧电源202之间串联连接。因此，在本示例的情况下，正极侧电源201的电压设置成与输入电压Vin和Vxra的高电压侧相同的电压V。。，并且负极侧电源202的电压设置成与输入电压Vin和Vxin的低电压侧相同的电压1。因此，前级(preceding stage)的电平移位电路IOOa的第一固定电源101的电压2V。。高于末级的反相电路200的正极侧电源201的电压V。。，并且第二固定电源102的电压Vss与末级的反相电路200的负极侧电源102的电压Vss相同。P沟道晶体管P21和N沟道晶体管N21的各自的栅电极共同连接在一起并且然后作为本反相电路200的输入端T21,并且连接到前级的电平移位电路IOOa的输出端T13。此外，P沟道晶体管P21和N沟道晶体管N21的各自的漏电极共同连接在一起并且然后作为反相电路200的输出端Τ22。这样，从输出端T22获得了振幅为Vcx-Vss的输出电压Vtm，其中高电压侧是V。。并且低电压侧是Vss。2-2.电路操作随后，使用图2和图3来描述根据以上配置的第一实施例的电平移位电路IOOa的电路操作。图4中图示了互为逆相位的两个输入电压Vin和Vxin、电平移位电路IOOa的输出电压\以及末级的反相电路200的输出电压Votit的每个的波形。首先，当一侧的输入电压Vin是低电压(低电平)Vss并且另一侧的输入电压Vxin是高电压(高电平)Vss时，使用图2的操作说明图来描述电路操作。当一侧的输入电压Vin是低电平Vss并且另一侧的输入电压Vxin是高电平V。。时,第二晶体管电路112的N沟道晶体管N11和N12以及第四晶体管电路114侧的N沟道晶体管N16处于导通(ON)状态。因此，第三晶体管电路113的P沟道晶体管P13和P14以及第一晶体管电路111侧的P沟道晶体管P15的每个栅极电势都是低电平Vss。根据操作，由于第三晶体管电路113的P沟道晶体管P13和P14以及第一晶体管电路111侧的P沟道晶体管P15处于导通状态，本电平移位电路IOOa的输出电压Va是第一固定电源101的电压2V。。。此时，由于Vm = V。。，所以第一晶体管电路111的双栅极晶体管(P11和P12)的共同连接节点H11的电势是V。。。此外，当N沟道晶体管N16的阈值电压是Vth时，第四晶体管电路114的双栅极晶体管(N13和N14)的共同连接节点n14的电势是Vcx-Va的值。接下来，当一侧的输入电压Vin是高电平V。。并且另一侧的输入电压Vxra是低电平Vss时，使用图3的操作说明图来描述电路操作。当一侧的输入电压Vin是高电平V。。并且另一侧的输入电压Vxin是低电平Vss时,第四晶体管电路114的N沟道晶体管N13和N14以及第二晶体管电路112侧的N沟道晶体管N15处于导通状态。因此，第一晶体管电路111的P沟道晶体管P11和P12以及第三晶体管电路113侧的P沟道晶体管P16的每个栅极电势(这也是本电平移位电路IOOa的输出电压)VaW第一固定电源101的电压2V。。跳变到第二固定电源102的电压Vss。第一晶体管电路111的P沟道晶体管P11和P12的栅极电势是低电平Vss，并且然后P沟道晶体管P11和P12是处于导通状态。因此，由于第三晶体管电路113的P沟道晶体管P13和P14的栅极电势是第一固定电源101的电压2V。。，所以P沟道晶体管P13和P14处于非导通(OFF)状态。此时，第三晶体管电路113的双栅极晶体管(P13和P14)的共同连接节点Ii13的电势是V。。。此外，当N沟道晶体管N15的阈值电压是Vth时，第二晶体管电路112的双栅极晶体管(N11和N12)的共同连接节点n12的电势是Vcx-Vthtl这里，考虑构成本电平移位电路IOOa的每个晶体管的源极-漏极电压。施加到每个晶体管的源极-漏极电压是由第一固定电源101的电压2V。。、第二固定电源102的电压Vss以及第三固定电源103的电压Vm( = VJ的每个值确定的。因此，如上所述，每个电源电压的值被设置成使得:第一固定电源101与第三固定电源103之间的电压以及第三固定电源103与第二固定电源102之间的电压被设置成在每个晶体管的源极-漏极耐受电压(在示例中为Vcx-Vss)的范围内的电压。以上描述的电路操作是在以上条件下执行的，使得当构成本电平移位电路IOOa的每个晶体管的源极-漏极电压被抑制在晶体管的源极-漏极耐受电压(Vcx-Vss)的范围内时，可以得到振幅为2H的输出电压VA。2-3.第一实施例的作用和效果根据第一实施例的电平移位电路IOOa在输入电压Vin和Vxin增大的方向上完成电平移位(电平转换)作用。因此，电平移位电路IOOaW置成末级的反相电路200的前级电路。如此，在减小末级的反相电路200的电阻时，可以增大晶体管P21和N21的栅极-源极电压，也就是说，可以在不增大构成反相电路200的晶体管P21和N21的大小的情况下增大反相电路200的输入电压的振幅。此外，当第一晶体管电路111至第四晶体管电路114是由双栅极晶体管配置成的并且一侧的电源侧的两个晶体管电路处于工作状态时，第三固定电源103的电压Vm施加到另一侧的电源侧的两个晶体管电路的双栅极晶体管的共同连接节点。具体地讲，当第二体管电路112处于工作状态时，第三固定电源103的电压Vm通过P沟道晶体管P15施加到第一晶体管电路111的双栅极晶体管(P11和P12)的共同连接节点nn。此外，当第四体管电路114处于工作状态时，第三固定电源103的电压Vm通过P沟道晶体管P16施加到第三晶体管电路113的双栅极晶体管(P13和P14)的共同连接节点η13。因此，构成本电平移位电路IOOa的每个晶体管的源极-漏极电压可以被抑制在晶体管的源极-漏极耐受电压(Vcx-Vss)的范围内。因此，可以在保持构成电平移位电路IOOa的每个晶体管的源极-漏极耐受电压的同时增大末级的反相电路200的输入电压的振幅。在这种情况下，输入到末级的反相电路200的波形的振幅是(2NCC_NJ并且超过源极-漏极耐受电压(Vcx-Vss)的电压施加到构成末级的反相电路200的晶体管P21和N21的栅极与源极之间。然而，一般来讲，晶体管的栅极-源极耐受电压大于(高于)源极-漏极耐受电压。因此，超过源极-漏极耐受电压的电压可以施加到晶体管P21和N21的栅极与源极之间。这样，晶体管P21和N21的栅极-源极电压增大，也就是说，末级的反相电路200的输入电压的振幅增大并且从而可以减小反相电路200的电阻。如上所述，根据第一实施例的电平移位电路IOOa，可以在保持构成电平移位电路IOOa的每个晶体管的源极-漏极耐受电压的同时增大末级的反相电路200的输入电压的振幅。此外，末级的反相电路200的输入电压的振幅被进一步增大，从而可以减小构成反相器200的晶体管P21和N21的大小。此外，由于在正常状态下没有直通电流流动，所以功耗可以很低。3.第二实施例3-1.电路配置图5为图示了根据本公开的第二实施例的电平移位电路的配置示例的电路图。第二实施例的电平移位电路IOOb采用以上描述的第二种电路形式。换句话讲，第一固定电源101是负极侧电源，第二固定电源102是正极侧电源，N沟道型晶体管用作第一导电型晶体管，并且P沟道型晶体管用作第二导电型晶体管。在图5中，根据第二实施例的电平移位电路IOOb是由四个晶体管电路配置成的，即，第一晶体管电路211、第二晶体管电路212、第三晶体管电路213和第四晶体管电路214。第一晶体管电路211和第二晶体管电路212在作为负极侧电源的第一固定电源101与作为正极侧电源的第二固定电源102之间串联连接。相似地，第三晶体管电路213与第四晶体管电路214在第一固定电源101与第二固定电源102之间串联连接。第一固定电源101侧的两个晶体管电路，也就是说，第一晶体管电路211和第三晶体管电路213是由N沟道晶体管配置成的。第二固定电源102侧的两个晶体管电路，也就是说，第二晶体管电路212和第四晶体管电路214是由P沟道晶体管配置成的。这样，第一固定电源101侧的两个晶体管电路211和213以及第二固定电源102侧的两个晶体管电路212和214 —起是由双栅极晶体管形成的。然而，这仅仅是个示例，第一固定电源101侧的两个晶体管电路211和213以及第二固定电源102侧的两个晶体管电路212和214中仅一侧的两个晶体管电路可以采用由双栅极晶体管配置成的配置。当仅一侧的两个晶体管电路是由双栅极晶体管配置成时，另一侧的两个晶体管电路是由单栅极晶体管配置成的。第一晶体管电路211是由具有双栅极结构的两个N沟道晶体管N11和N12配置成的，其中各个栅电极共同连接。N沟道晶体管N11的源电极是第一晶体管电路211的输出端Tno N沟道晶体管N11的漏电极和N沟道晶体管N12漏电极共同连接从而成为双栅极晶体管(&和&2)的共同连接节点nn。N沟道晶体管N12的源电极连接到第一固定电源101。第二晶体管电路212是由具有双栅极结构的两个P沟道晶体管P11和P12配置成的，其中栅电极共同连接在一起。共同连接到两个P沟道晶体管P11和P12的栅电极是第二晶体管电路212的输入端Τ12。P沟道晶体管P11的源电极连接到第二固定电源102。P沟道晶体管P11的漏电极和P沟道晶体管P12的源电极共同连接并且从而成为双栅极晶体管(P11和P12)的共同连接节点η12。P沟道晶体管P12的漏电极是第二晶体管电路212的输出端Τη。第二晶体管电路212的输出端T11也是第一晶体管电路211的输出端Τη。换句话讲，P沟道晶体管P12的漏电极和N沟道晶体管N11的漏电极共同连接并且从而成为第一晶体管电路211和第二晶体管电路212的输出端T11。第三晶体管电路213是由具有双栅极结构的两个N沟道晶体管N13和N14配置成的，其中各个栅电极共同连接在一起。N沟道晶体管N13的漏电极是第三晶体管电路213的输出端Τ13。N沟道晶体管N13的源电极和N沟道晶体管N14的漏电极共同连接并且从而成为双栅极晶体管(N13和N14)的共同连接节点η13。N沟道晶体管N14的源电极连接到第一固定电源101。第四晶体管电路214是由具有双栅极结构的两个P沟道晶体管P13和P14配置成的，其中栅电极共同连接在一起。共同连接到两个P沟道晶体管P13和P14的栅电极是第四晶体管电路214的输入端Τ14。P沟道晶体管P13的源电极连接到第二固定电源102。P沟道晶体管P13的的漏电极和P沟道晶体管P14的源电极共同连接并且从而成为双栅极晶体管(P13和P14)的共同连接节点η14。P沟道晶体管P14的漏电极是第四晶体管电路214的输出端Τ13。第四晶体管电路214的输出端T13也是第三晶体管电路213的输出端Τ13。换句话讲，P沟道晶体管P14的漏电极和N沟道晶体管N13的漏电极共同连接并且从而成为第三晶体管电路213和第四晶体管电路214的输出端T13。此外，第三晶体管电路213和第四晶体管电路214的输出端T13也是本电平移位电路IOOb的输出端。在以上描述的电平移位电路IOOb中，第一输入电压Vxin和第二输入电压Vin施加到第二固定电源102侧的两个晶体管电路，也就是说，施加到第二晶体管电路212和第四晶体管电路214的每个输入端T12和Τ14。第一输入电压Vxin和第二输入电压Vin互为逆相位电压，其中高电平是V。。并且低电平是Vss。相对于第一输入电压Vxin和第二输入电压Vin,第一固定电源101的电压设置成例如2VSS (低于低电压侧的电压Vss的电压)并且第二固定电源102的电压设置成高于或等于高电压侧的电压V。。，例如设置成相同的电压。此外，构成电平移位电路IOOb(也就是说，第一晶体管电路211至第四晶体管电路214)的每个晶体管的源极-漏极耐受电压被认为是(Vcc-Vss)。第一晶体管电路211的输入端T15，也就是说，双栅极晶体管(N1JPN12)的栅电极连接到第三晶体管电路213和第四晶体管电路214的输出端T13。此外，第三晶体管电路213的输入端T16，也就是说，双栅极晶体管013和&4)的栅电极连接到第一晶体管电路211和第二晶体管电路212的输出端T11。如上所述，除第一晶体管电路211、第二晶体管电路212、第三晶体管电路213和第四晶体管电路214的四个晶体管电路是由双栅极晶体管配置成的特征之外，根据本实施例的电平移位电路IOOb还具有以下特征。开关元件，例如，与构成第一晶体管电路211的晶体管具有相同的导电型的N沟道晶体管N15连接到构成第一晶体管电路211的双栅极晶体管(N11和N12)的共同连接节点ηη和第三固定电源103之间。N沟道晶体管N15配置成使得一侧的源电极/漏电极连接到双栅极晶体管(N11和N12)的共同连接节点ηη并且另一侧的源电极/漏电极连接到第三固定电源103。N沟道晶体管N15配置成使得栅电极连接到输出端Τη。因此，当第二晶体管电路212处于工作状态时，N沟道晶体管N15处于导通状态，并且从而第三固定电源103的电压Vm施加到第一晶体管电路211的双栅极晶体管(^和^^的共同连接节点ηη。这里，“当第二晶体管电路212处于工作状态时”是当构成第二晶体管电路212的P沟道晶体管P11和Pi2处于导通状态时。开关元件，例如，与构成第二晶体管电路212的晶体管具有相同的导电型的P沟道晶体管P15连接到构成第二晶体管电路212的双栅极晶体管$11和？12)的共同连接节点η12和第三固定电源103之间。P沟道晶体管P15配置成使得一侧的源电极/漏电极连接到双栅极晶体管(P1JPP12)的共同连接节点H12并且另一侧的源电极/漏电极连接到第三固定电源103。P沟道晶体管P15配置成使得第二输入电压Vin施加到栅电极。这样，当第一晶体管电路211处于工作状态时，P沟道晶体管P15处于导通状态，并且从而第三固定电源103的电压V111施加到第二晶体管电路212的双栅极晶体管(P11和P12)的共同连接节点η12。这里，“当第一晶体管电路211处于工作状态时”是当构成第一晶体管电路211的N沟道晶体管N11和N12处于导通状态时。开关元件，例如，与构成第三晶体管电路213的晶体管相同的导电型的N沟道晶体管N16连接到构成第三晶体管电路213的双栅极晶体管(N13和N14)的共同连接节点η13和第三固定电源103之间。N沟道晶体管N16配置成使得一侧的源电极/漏电极连接到双栅极晶体管(N1^PN14)的共同连接节点η13并且另一侧的源电极/漏电极连接到第三固定电源 103。N沟道晶体管N16配置成使得栅电极连接到输出端Τ13。因此，当第四晶体管电路214处于工作状态时，N沟道晶体管N16处于导通状态，并且从而第三固定电源103的电压Vm施加到第三晶体管电路213的双栅极晶体管013和&4)的共同连接节点η13。这里，“当第四晶体管电路214处于工作状态时” 是当构成第四晶体管电路214的P沟道晶体管P13和Pi4处于导通状态时。开关元件，例如，与构成第四晶体管电路214的晶体管具有相同的导电型的P沟道晶体管P16连接到构成第四晶体管电路214的双栅极晶体管$13和？14)的共同连接节点n14和第三固定电源103之间。P沟道晶体管P16配置成使得一侧的源电极/漏电极连接到双栅极晶体管(P13和P14)的共同连接节点H14并且另一侧的源电极/漏电极连接到第三固定电源103。P沟道晶体管P16配置成使得第一输入电压Vxin施加到栅电极。因此，当第三晶体管电路213处于工作状态时，P沟道晶体管P16处于导通状态，并且从而第三固定电源103的电压Vm施加到第四晶体管电路214的双栅极晶体管$13和？14)的共同连接节点n14。这里，“当第三晶体管电路213处于工作状态时”是当构成第三晶体管电路213的N沟道晶体管N13和N14处于导通状态时。这里，作为第三固定电源103的电压Vm,使用介于第一固定电源101和第二固定电源102的电压之间的值，有利地使用第一固定电源101和第二固定电源102的每个电压Vcx和2VSS的平均值。在本示例的情况下，Vm = Vss。此外，第一固定电源101与第三固定电源103之间的电压以及第三固定电源103与第二固定电源102之间的电压是在构成第一晶体管电路211至第四晶体管电路214的每个晶体管的源极-漏极耐受电压(Vcx-Vss)的范围内的电压。优选的是，以上描述的配置的电平移位电路IOOb可以通过组装有类似于第一实施例的末级的反相电路200而被使用。末级的反相电路200配置成使得正极侧电源201的电压设置成与输入电压Vin和Vxin的高电压侧的电压V。。相同，并且负极侧电源202的电压设置成与输入电压Vin和Vxin的低电压侧的电压Vss相同。因此，前级的电平移位电路IOOb的第一固定电源101的电压2VSS低于末级的反相电路200的负极侧电源102的电压Vss，并且第二固定电源102的电压V。。与末级的反相电路200的正极侧电源201的电压V。。相同。3-2.电路操作随后，使用图6和图7来描述根据以上配置的第二实施例的电平移位电路IOOb的电路操作。图8中图示了互为逆相位的两个输入电压Vin和Vxin、电平移位电路IOOb的输出电压Vb以及末级的反相电路200的输出电压Votit的每个的波形。首先，当一侧的输入电压Vin是高电平V。。并且另一侧的输入电压Vxin是低电平Vss时，使用图6的说明操作图来描述电路操作。当一侧的输入电压Vin是高电平V。。并且另一侧的输入电压Vxin是低电平Vss时,第二晶体管电路212的P沟道晶体管P11和P12以及第四晶体管电路214侧的P沟道晶体管P16处于导通状态。因此，第三晶体管电路213的N沟道晶体管N13和N14以及第一晶体管电路211侧的N沟道晶体管N15的每个栅极电势都是高电平V。。。根据操作，由于第三晶体管电路213的N沟道晶体管N13和N14以及第一晶体管电路211侧的N沟道晶体管N15处于导通状态，本电平移位电路IOOb的输出电压Vb是第一固定电源101的电压2VSS。此时，由于Vm = Vss，所以第一晶体管电路211的双栅极晶体管(N11和N12)的共同连接节点nn的电势是Vss。此外，当P沟道晶体管P16的阈值电压是Vth时，第四晶体管电路214的双栅极晶体管(P13和P14)的共同连接节点n14的电势是Vss+Va的值。接下来，当一侧的输入电压Vin是低电平Vss并且另一侧的输入电压Vxra是高电平Vcc时，使用图7的说明操作图来描述电路操作。当一侧的输入电压Vin是低电平Vss并且另一侧的输入电压Vxin是高电平V。。时,第四晶体管电路214的P沟道晶体管P13和P14以及第二晶体管电路212侧的P沟道晶体管P15处于导通状态。因此，第一晶体管电路211的N沟道晶体管N11和N12以及第三晶体管电路213的N沟道晶体管N16的每个栅极电势(这也是本电平移位电路IOOb的输出电压)Vb从第一固定电源101的电压2VSS跳变到第二固定电源102的电压V。。。第一晶体管电路211的N沟道晶体管N11和N12的栅极电势是高电平V。。，并且N沟道晶体管N11和N12处于导通状态。因此，由于第三晶体管电路213的N沟道晶体管N13和N14的栅极电势是第一固定电源101的电压2VSS，所以N沟道晶体管N13和N14处于非导通状态。此时，第三晶体管电路213的双栅极晶体管(&3和&4)的共同连接节点n13的电势是Vss0此外，当P沟道晶体管P15的阈值电压是Vth，第二晶体管电路212的双栅极晶体管(P11和P12)的共同连接节点n12的电势是Vss+Vth。这里，考虑构成本电平移位电路IOOb的每个晶体管的源极-漏极电压。施加到每个晶体管的源极-漏极电压是由第一固定电源101的电压2VSS、第二固定电源102的电压Vcc以及第三固定电源103的电压Vm( = Vss)的每个值确定的。因此，如上所述，每个电源电压的值被设置成使得第一固定电源101与第三固定电源103之间的电压、以及第三固定电源103与第二固定电源102之间的电压被设置成在每个晶体管的源极-漏极耐受电压(在示例中为Vcx-Vss)的范围内的电压。以上的电路操作是在以上描述的条件下执行的，使得当构成本电平移位电路IOOb的每个晶体管的源极-漏极电压被抑制在晶体管的源极-漏极耐受电压(Vcx-Vss)的范围内时，可以得到振幅为2VSS-V。。的输出电压VA。3-3.第二实施例的作用和效果根据第二实施例的电平移位电路IOOb —般可以获得类似于根据第一实施例的电平移位电路IOOa的作用和效果。换句话讲，可以在不增大构成末级的反相电路200的晶体管P21和N21的大小的情况下、在保持每个晶体管的源极-漏极耐受电压的同时、增大末级的反相电路200的输入电压的振幅。在电路操作中，其配置不同于根据第一实施例的电平移位电路IOOa，然而，所获得的其作用和效果与电平移位电路IOOa相同。具体地讲，当第二晶体管电路212处于工作状态时，第三固定电源103的电压Vm通过N沟道晶体管N15施加到第一晶体管电路211的双栅极晶体管(N11和N12)的共同连接节点nn。此外，当第四晶体管电路214处于工作状态时，第三固定电源103的电压Vm通过P沟道晶体管P16施加到第三晶体管电路213的双栅极晶体管(N13和N14)的共同连接节点
η13ο因此，构成本电平移位电路IOOb的每个晶体管的源极-漏极电压可以被抑制在晶体管的源极-漏极耐受电压(Vcx-Vss)的范围内。因此，可以在保持构成电平移位电路IOOb的每个晶体管的源极-漏极耐受电压的同时增大末级的反相电路200的输入电压的振幅。如上所述，根据第二实施例的电平移位电路IOOb，可以获得类似于根据第一实施例的电平移位电路IOOa的作用和效果。换句话讲，可以在保持构成电平移位电路IOOb的每个晶体管的源极-漏极耐受电压的同时增大末级的反相电路200的输入电压的振幅。此外，末级的反相电路200的输入电压的振幅被进一步增大，从而可以减小构成反相电路200的晶体管P21和N21的大小。此外，由于在正常状态下没有直通电流流动，所以功耗可以很低。
4.第三实施例图9为图示了根据本公开的第三实施例的电平移位电路的配置的示例的电路图。如图9所示，根据第三实施例的电平移位电路100。是由组装有根据第一实施例的电平移位电路IOOa和根据第二实施例的电平移位电路IOOb而配置成的。布置电平移位电路IOOJP电平移位电路IOOb的顺序是任意的，并且在本示例中，采用了以下配置:电平移位电路IOOa布置在前级侧(第一级)并且电平移位电路IOOb布置在后级侧(第二级)。此外，优选的是，根据第三实施例的电平移位电路100。也可以通过组装有末级的反相电路200来使用，类似于第一实施例和第二实施例的情况。在第一级的电平移位电路IOOa中，正极侧电源的电压设置成2V。。并且负极侧电源的电压设置成Vss。因此，获得了振幅为2H的电压作为第一级的电平移位电路IOOa的输出电压VA。此外，在第二级的电平移位电路IOOb中，正极侧电源的电压设置成2V。。并且负极侧电源的电压设置成2VSS。因此，获得了振幅为2YCC-2YSS的电压作为第二级的电平移位电路IOOb的输出电压Vb。图10图示了第一级的电平移位电路IOOa的输入电压Vin、输出电压Va和第二级的电平移位电路IOOb的输出电压Vb以及末级的反相电路200的输出电压Vqut的每个的波形。如上所述，电平移位电路100。是由多个级(本示例中为二级)的级联连接配置成的，并且然后末级的反相电路200的输入电压的振幅可在保持构成电平移位电路100。的每个晶体管的源极-漏极耐受电压的同时被进一步增大。因此，可以进一步减小构成末级的反相电路200的晶体管P21和N21的大小。此外，在正常状态下，可以可靠地抑制直通电流并且功耗可以很低。根据以上描述的每个实施例的电平移位电路1004、10(^和IOOc可以(例如)在具有末级的反相电路的扫描电路中用作末级的反相电路的前级电路，并且也可以作为通用的电平移位电路用于各种用途。此外，电平移位电路1004、10(^和100。可以用作末级的反相电路的前级电路，并且扫描电路(本公开的扫描电路)可以用作显示装置或固态成像装置中扫描每个像素的扫描电路，在显示装置中，包括光电元件的像素布置成矩阵状，在固态成像装置中，包括光电转换元件的像素布置成矩阵状。以下，显示装置被描述作为本公开的显示装置，该显示装置配备有扫描电路，该扫描电路具有根据第一实施例、第二实施例和第三实施例的电平移位电路100A、100B和100。作为末级反相电路的前级电路。5.显示装置5-1.系统配置图11为示意性地图示了本公开的显示装置(例如有源矩阵型显示装置)的配置的系统配置图。有源矩阵型显示装置是使用有源元件来控制在光电元件中流动的电流的显示装置，有源元件例如是设置在与光电元件相同的像素中的绝缘栅极型场效应晶体管。作为绝缘栅极型场效应晶体管，通常使用TFT (薄膜晶体管)。这里，作为示例，有源矩阵型有机EL显示装置被描述，其中电流驱动型光电元件的发光亮度根据装置中流动的电流值而改变， 例如，有机EL元件用作像素(像素电路)的发光元件。
如图11所示，根据本示例的有机EL显示装置10具有像素阵列单元30，其中包括有机EL元件的多个像素20以二维形式布置成矩阵状，并且驱动电路部分布置在像素阵列单元30的周围。驱动电路部分是由写入和扫描电路40、供电扫描电路50、信号输出电路60等配置成的，并且驱动像素阵列单元30的每个像素20。这里，当有机EL显示装置10支持彩色显示时，作为形成彩色图像的单元的一个像素(单位像素)是由多个子像素配置成的，并且每个子像素等同于图11中的像素20。更具体地讲，一个像素是由(例如)三个子像素配置成的，即，发红(R)光的子像素、发绿(G)光的子像素和发蓝(B)光的子像素。然而，一个像素并不局限于RGB的三个基本颜色的子像素的组合，并且一个像素可以是将一种颜色或多种颜色的子像素进一步增加到三个基本颜色的子像素而配置成的。更具体地讲，例如，一个像素有可能是通过增加发白(W)光的子像素以便提高亮度而配置成的，或一个像素是通过增加至少一个发补充光的子像素以便扩大色彩再现范围而配置成的。在像素阵列单元30的m行η列的像素20的布置中，扫描线Sl1至3Ini以及电源线32:至32^沿着行方向(沿着像素行的方向/像素行的像素的布置方向)连线到每个像素行。此外，在m行η列的像素20的布置中，信号线331至33 沿着列方向(沿着像素列的方向/像素列的像素的布置方向)连线到每个像素列。扫描线Sl1至31m分别连接到对应于写入和扫描电路40的行的输出端。供电线32!至32m分别连接到对应于供电扫描电路50的行的输出端。信号线33i至33n分别连接到对应于信号输出电路60的列的输出端。像素阵列单元30通常形成在诸如玻璃基板的透明绝缘基板上。因此，有机EL显示装置10具有平面式(平板式)显示装置的平板结构。像素阵列单元30的每个像素20的驱动电路可以是由使用非晶硅或低温多晶硅TFT形成的。写入和扫描电路40是由与时钟脉冲ck同步地顺序移位开始脉冲sp的移位寄存器电路等配置成的。写入和扫描电路40顺序地供应写入和扫描信号WS (WS1至WSm)到扫描线31 (Sl1至31J，从而当对像素阵列单元30的每个像素20执行图像信号的信号电压写入时以行为单位扫描(行顺序扫描)像素阵列单元30的每个像素20。供电扫描电路50是由与时钟脉冲ck同步地顺序移位开始脉冲sp的移位寄存器电路等配置成的。供电扫描电路50与写入和扫描电路40中的行顺序扫描同步地供应电源电势DS (DS1至DSm)到电源线32 (32!至32m)，电源电势DS可以改变第一电源电势Vcxp和低于第一电源电势Vcxp的第二电源电势Vini。根据电源电势DS的VcxlZVini的改变来执行像素20的发光/不发光的控制。信号输出电路60根据从信号供应源(未示出)供应的亮度信息选择性地输出图像信号的信号电压(以下，也简单地称为“信号电压”)Vsig和参考电压V&。这里，参考电压Vtjfs是作为图像信号的信号电压Vsig的参考的电势(例如，对应于图象信号的黑色电平的电势)。从信号输出电路60输出的信号电压Vsig/参考电压Vtjfs经由信号线33 (SS1至33n)写入通过写入和扫描电路40相对于像素阵列单元30的每个像素20执行扫描而选择的像素行的单元中。换句话讲， 信号输出电路60采用行顺序写入的驱动形式，行顺序写入将信号电压Vsig写入到行(线)单元中。5-2.像素电路图12为图示了像素(像素电路)20的具体电路配置的示例的电路图。像素20的发光单元是由有机EL元件21形成的，有机EL元件是发光亮度根据装置中流动的电流值而发生变化的电流驱动型光电元件。如图12所示，像素20是由有机EL元件21和驱动电路配置的，驱动电路通过使电流流到有机EL元件21而驱动有机EL元件21。有机EL元件21配置成使得阴极电极连接到共同的电源线34，该电源线共同连线到所有的像素20。驱动有机EL兀件21的驱动电路具有驱动晶体管22、与入晶体管23和保持电容器24。N沟道型TFT可以用作驱动晶体管22和写入晶体管23。然而，驱动晶体管22和写入晶体管23的导电型组装仅仅作为示例，并且本公开并不局限于这种组装。驱动晶体管22配置成使得一侧的电极(源电极/漏电极)连接到有机EL元件21的阳极电极，并且另一侧的电极(源电极/漏电极)连接到电源线32(321至32111)。写入晶体管23配置成使得一侧的电极(源电极/漏电极)连接到信号线33(33i至33n)，并且另一侧的电极(源电极/漏电极)连接到驱动晶体管22的栅电极。此外，写入晶体管23的栅电极连接到扫描线31 (31!至31m)。在驱动晶体管22和写入晶体管23中，一侧的电极是电气地连接到源极区/漏极区的金属连线，并且另一侧的电极是电气地连接到漏极区/源极区的金属连线。此外，根据一侧的电极与另一侧的电极的电势关系，如果一侧的电极是源电极，那么它也是漏电极，并且如果另一侧的电极是漏电极，那么它也是源电极。保持电容器24配置成使得一侧的电极连接到驱动晶体管22的栅电极，并且另一侧的电极连接到驱动晶体管22的另一侧的电极并且连接到有机EL元件21的阳极电极。在以上描述的构造的像素20中，写入晶体管23响应于从写入和扫描电路40通过扫描线31施加到栅电极的写入和高活动性的扫描信号WS而处于导通状态。因此，写入晶体管23根据从信号输出电路60通过信号线33供应的亮度信息对图像信号的信号电压Vsig或参考电压Vtjfs进行采样并且将它们写入到像素20中。使用写入晶体管23写入的信号电压Vsig或参考电压Vtjfs施加到驱动晶体管22的栅电极并且保持在保持电容器24。当供电线32(321至32 1)的电源电势DS是第一电源电势Vcxp时，驱动晶体管22在饱和区操作，其中一侧的电极是漏电极并且另一侧的电极是源电极。因此，驱动晶体管22接收来自供电线32供应的电流并且执行电流驱动，并且然后执行有机EL元件21的发光驱动。更具体地讲，驱动晶体管22在饱和区操作并且将根据保持在保持电容器24中的信号电压Vsig的电压值的电流值的驱动电流施加到有机EL元件21，并且然后通过执行有机EL元件21的电流驱动而发光。当电源电势DS从第一电源电势Vcxp改变到第二电源电势Vini时，驱动晶体管22充当开关晶体管，其中一侧的电极是源电极并且另一侧的电极是漏电极。因此，驱动晶体管22停止供应驱动电流到有机EL元件21并且有机EL元件21处于不发光状态。换句话讲，驱动晶体管22还充当控制有机EL元件21的发光/不发光的晶体管。有机EL元件21处于不发光状态的时段是根据驱动晶体管22的开关操作提供的，并且可以控制有机EL元件21的发光时段和不发光时段的比例( 占空比)。因为由于在一个显示帧时段中根据占空比的像素发光使得模糊的余像减少，所以，具体地讲，运动图像的
图像质量可以更佳。从供电扫描电路50经由电源线32选择性地供应的第一电源电势Vcxp和第二电源电势Vini中的第一电源电势Vcxp是用于供应执行有机EL元件21的发光驱动的驱动电流到驱动晶体管22的电源电势。此外，第二电源电势Vini是用于对于有机EL元件21采取反向偏压的电源电势。第二电源电势Vini被设置成低于参考电压Vtjfs的电势，例如，当驱动晶体管22的阈值电压为Vth时被设置成低于Vtxfs-Vth的电势,优选地被设置成充分低于Vtxfs-Vth的电势。5-3.扫描电路在以上描述的有机EL显示装置10中，根据以上描述的第一实施例、第二实施例和第三实施例的电平移位电路100A、100B和100。可以用作作为像素阵列单元30的外围电路的写入和扫描电路40或供电扫描电路50的末级反相电路的前级电路。以下，作为示例，描述了根据第一实施例、第二实施例和第三实施例的电平移位电路100A、100B和100。，其中电平移位电路用作写入和扫描电路40的末级反相电路的前级电路。图13为图示了写入和扫描电路40的配置的示例的方块图。如图13所示，写入和扫描电路40是由(例如)移位寄存器电路41、逻辑电路组42、电平移位电路组43和末级的反相电路组44配置成的。移位寄存器电路41配置成使得对应于像素阵列单元30的的行数m的级数的移位级(转移级/单位电路)级联连接，并且开始脉冲sp与时钟脉冲ck同步地顺序移位并且然后移位脉冲从每个移位级顺序输出。逻辑电路组42、电平移位电路组43和反相电路组44分别是由与像素阵列单元30的的行数m相对应的数目个的逻辑电路42i至42m、电平移位电路43i至43m以及末级反相电路441至44 1配置成的。逻辑电路组42的每个逻辑电路42i至42m将从与移位寄存器电路41对应的移位级输出的移位脉冲的定时调节为预定定时的扫描脉冲。电平移位电路组43的每个电平移位电路431至43 1将逻辑电平的扫描脉冲电平移位(电平转换)到更高电平的扫描脉冲。末级的反相电路组44的每个反相电路41至44m将电平移位后的扫描脉冲供应到像素阵列单元30的扫描线至31m作为具有逆极性的写入和扫描信号(脉冲WS1至WSm。在以上描述的配置的写入和扫描电路40中，根据以上描述的每个实施例的电平移位电路100A、100B和IOOc可以用作末级的反相电路组44的每个反相电路4七至44m。如上所述，电平移位电路100A、100B和100。可以增大输入到末级的反相电路200的电压的振幅，同时保持构成电平移位电路的每个晶体管的源极-漏极耐受电压。因此，构成末级的反相电路200的晶体管P21和N21的栅极-源极电压增大并且末级的反相电路200的电阻(也就是说，晶体管P21和N21的开启电阻)减小，使得显示面板70的大小可以增大。更具体地讲，由于扫描线3^至31m的负载因显示面板70的增大而变大，所以存在扫描脉冲WS1至WSni的波形的锐度由于负载的影响而减小的问题。此外，末级的反相电路200的电阻减小并且从而负载的影响可以被抑制到最小。因此，显示面板70可以更大。此外， 末级的反相电路200的输入电压的振幅进一步增大并且从而可以减小配置反相电路200的晶体管P21和N21的大小。因此，可以减小电平移位电路100A、100B和IOOc的电路规模以及具有和像素阵列单元30的像素行的行数相同数量的电平移位电路100A、100B和100。的写入和扫描电路40或供电扫描电路50的电路规模。结果，例如，如图11所示，在与像素阵列单元30—样装备在显示面板70上的写入和扫描电路40或供电扫描电路50配置成的有机EL显示装置中，能够窄化显示面板70的框架。此外，在由置于显示面板70的外部作为驱动器IC的写入和扫描电路40或供电扫描电路50配置的有机EL显示装置中，能够减小驱动器IC的大小。5-4.其他在以上描述的有机EL显示装置中，描述了电路配置作为示例，其中像素20的电路是由两个N沟道晶体管22和23以及一个保持电容器24配置成的，然而，像素20并不局限于以上描述的电路配置。换句话讲，例如，像素20可以提供在P沟道型TFT用作驱动晶体管22的电路配置中或具有辅助电容器的电路配置中，其中辅助电容器用于弥补有机EL元件21的电容器的缺点并且增大图像信号相对于保持电容器24的写入增益，这弥补了有机EL元件21的电容器的缺点。此外，可以提供单独地具有开关晶体管的电路配置的像素20，开关晶体管用于选择性地写入参考电压Vtjfs或第二电源电势Vini。此外，在以上描述的应用示例中，描述了像素20的光电元件作为示例，其中通过使用有机EL元件将光电元件应用到有机EL显示装置，然而，本公开的技术并不局限于此应用示例。具体地讲，本公开的技术可以施加到具有扫描电路的所有的显示装置，诸如液晶显示装置或等离子体显示装置以及使用电流驱动型光电元件(发光元件)的显示装置，在电流驱动型光电元件中，发光亮度根据装置中流动的电流值发生改变。此外，本公开的技术并不局限于显示装置并且可以应用到诸如固态成像装置的具有扫描电路的所有装置。6.电子设备在输出端配备有使用本公开的电平移位电路的扫描电路的显示装置可以用作所有领域中的电子设备的显示部分(显示装置)，用于将输入到电子设备中的图像信号显示为图像，或将电子设备中生成的图像信号显示为图像或图片。从以上描述的每个实施例的描述中可以理解的是，使用本公开的电平移位电路作为末级的反相电路的前级的电路的扫描电路可以窄化显示面板的框架，例如，在装备在与像素阵列单元相同的显示面板上的显示装置中。因此，在具有显示部分的所有领域的电子设备中，作为其显示部分，在显示装置中，使用本公开的电平移位电路作为末级的反相电路的前级的电路的扫描电路并且从而电子设备的主体的大小可以减小。电子设备可以包括，例如，诸如PDA(个人数字助理)的移动信息用具、游戏机、笔记本式个人电脑、电子书和诸如移动电话的移动通信设备以及电视机、数码相机、摄像机
坐寸ο7.本公开的配置本公开可以使用以下描述的配置。(I) 一种电平移位电路，其中由第一导电型晶体管配置成的第一晶体管电路和由第二导电型晶体管配置成的第二晶体管电路在第一固定电源与第二固定电源之间串联连接，并且由所述第一导电型晶体管配置成的第三晶体管电路和由所述第二导电型晶体管配置成的第四晶体管电路在所述第一固定电源与所述第二固定电源之间串联连接；其中第一输入电压施加到所述第二晶体管电路的输入端，并且第二输入电压施加到所述第四晶体管电路的输入端；其中所述第一晶体管电路的输入端连接到所述第三晶体管电路和所述第四晶体管电路的输出端，并且所述第三晶体管电路的输入端连接到所述第一晶体管电路和所述第二晶体管电路的输出端；其中第一固定电源侧的两个晶体管电路和第二固定电源侧的两个晶体管电路中的至少一侧的两个晶体管电路是由双栅极晶体管配置成的；并且其中所述电平移位电路具有开关元件，所述开关元件用于当一侧的所述电源侧的两个晶体管电路处于工作状态时，将第三固定电源的电压施加到另一侧的所述电源侧的两个晶体管电路的双栅极晶体管的共同连接节点。(2)根据⑴所述的电平移位电路，其中所述第一固定电源与所述第三固定电源之间的电压和所述第三固定电源与所述第二固定电源之间的电压是在构成所述第一晶体管电路至第四晶体管电路的每个晶体管的源极-漏极耐受电压的范围内的电压。(3)根据⑴或⑵所述的电平移位电路，其中所述第一输入电压和所述第二输入电压互为逆相位电压。(4)根据⑴至(3)任一项所述的电平移位电路，其中所述第三固定电源的电压具有介于所述第一固定电源的电压与所述第二固定电源的电压之间的值。(5)根据⑷所述的电平移位电路，其中所述第三固定电源的电压是所述第一固定电源与所述第二固定电源的各个电压的平均值。(6)根据⑴至(5)任一项所述的电平移位电路，其中所述开关元件是与构成所述另一侧的所述电源侧的两个晶体管电路的晶体管具有相同导电型的晶体管。(7)根据⑴至(6)任一项所述的电平移位电路，其中所述开关元件将所述第一输入电压或所述第二输入电压用作栅极输入。(8)根据⑴至(7)任一项所述的电平移位电路，其中末级的反相电路连接到所述第三晶体管电路和所述第四晶体管电路的共同连接节点。(9)根据⑴至⑶任一项所述的电平移位电路，其中所述第一固定电源是正极侧电源，并且所述第二固定电源是负极侧电源，并且所述第一导电型晶体管是P沟道型晶体管，并且所述第二导电型晶体管是N沟道型晶体管。(10)根据(9)所述的电平移位电路，其中所述第一固定电源的电压高于所述第一输入电压和所述第二输入电压的高电压侧的电压，并且
所述第二固定电源的电压低于或等于所述第一输入电压和所述第二输入电压的低电压侧的电压。(11)根据(9)所述的电平移位电路，其中所述第一固定电源的电压高于末级的反相电路的正极侧电源的电压，并且所述第二固定电源的电压与末级的反相电路的负极侧电源的电压相同。(12)根据⑴至⑶任一项所述的电平移位电路，其中所述第一固定电源是负极侧电源，并且所述第二固定电源是正极侧电源，并且所述第一导电型晶体管是N沟道型晶体管，并且所述第二导电型晶体管是P沟道型晶体管。(13)根据(12)所述的电平移位电路，其中所述第一固定电源的电压低于所述第一输入电压和所述第二输入电压的低电压侧的电压，并且所述第二固定电源的电压高于或等于所述第一输入电压和所述第二输入电压的高电压侧的电压。(14)根据(12)所述的电平移位电路，其中所述第一固定电源的电压低于末级的反相电路的负极侧电源的电压，并且所述第二固定电源的电压与末级的反相电路的正极侧电源的电压相同。(15) —种扫描电路，包括:末级中的反相电路；以及所述反相电路的前级中的电平移位电路，其中在所述电平移位电路中，由第一导电型晶体管配置成的第一晶体管电路和由第二导电型晶体管配置成的第二晶体管电路在第一固定电源与第二固定电源之间串联连接，并且由所述第一导电型晶体管配置成的第三晶体管电路和由所述第二导电型晶体管配置成的第四晶体管电路在所述第一固定电源与所述第二固定电源之间串联连接；其中第一输入电压施加到所述第二晶体管电路的输入端，并且第二输入电压施加到所述第四晶体管电路的输入端；其中所述第一晶体管电路的输入端连接到所述第三晶体管电路和所述第四晶体管电路的输出端，并且所述第三晶体管电路的输入端连接到所述第一晶体管电路和所述第二晶体管电路的输出端；其中第一固定电源侧的两个晶体管电路和第二固定电源侧的两个晶体管电路中的至少一侧的两个晶体管电路是由双栅极晶体管配置成的；并且其中两个晶体管电路具有开关元件，所述开关元件用于当一侧的所述电源侧的两个晶体管电路处于工作状态时，将第三固定电源的电压施加到另一侧的所述电源侧的两个晶体管电路的双栅极晶体管的共同连接节点。(16) —种显示装置，包括；像素阵列单元，其中包括光电元件的像素布置成矩阵状；以及扫描电路，具有在末级中的反相电路和在所述反相电路的前级中的电平移位电路，并且扫描所述像素阵列单元的每个像素；并且其中在所述电平移位电路中，由第一导电型晶体管配置成的第一晶体管电路和由第二导电型晶体管配置成的第二晶体管电路在第一固定电源与第二固定电源之间串联连接，并且由所述第一导电型晶体管配置成的第三晶体管电路和由所述第二导电型晶体管配置成的第四晶体管电路在所述第一固定电源与所述第二固定电源之间串联连接；第一输入电压施加到第二晶体管电路，并且第二输入电压施加到第四晶体管电路；所述第一晶体管电路的输入端连接到所述第三晶体管电路和所述第四晶体管电路的输出端，并且所述第三晶体管电路的输入端连接到所述第一晶体管电路和所述第二晶体管电路的输出端；第一固定电源侧的两个晶体管电路和第二固定电源侧的两个晶体管电路中的至少一侧的两个晶体管电路是由双栅极晶体管配置成的；并且其中开关元件被包括，所述开关元件用于当一侧的所述电源侧的两个晶体管电路处于工作状态时，将第三固定电源的电压施加到另一侧的所述电源侧的两个晶体管电路的双栅极晶体管的共同连接节点。(17) —种电子设备，包括:显示装置，包括:像素阵列单元，其中包括光电元件的像素布置成矩阵状；以及扫描电路，具有在末级中的反相电路和在所述反相电路的前级中的电平移位电路，并且扫描所述像素阵列单元的每个像素；并且其中在所述电平移位电路中，由第一导电型晶体管配置成的第一晶体管电路和由第二导电型晶体管配置成的第二晶体管电路在第一固定电源与第二固定电源之间串联连接，并且由所述第一导电型晶体管配置成的第三晶体管电路和由所述第二导电型晶体管配置成的第四晶体管电路在所述第一固定电源与所述第二固定电源之间串联连接；其中第一输入电压施加到所述第二晶体管电路的输入端，并且第二输入电压施加到所述第四晶体管电路的输入端；其中所述第一晶体管电路的输入端连接到所述第三晶体管电路和所述第四晶体管电路的输出端，并且所述第三晶体管电路的输入端连接到所述第一晶体管电路和所述第二晶体管电路的输出端；其中第一固定电源侧的两个晶体管电路和第二固定电源侧的两个晶体管电路中的至少一侧的两个晶体管电路是由双栅极晶体管配置成的；并且其中所述电平移位电路具有开关元件，所述开关元件用于当一侧的所述电源侧的两个晶体管电路处于工作状态时，将第三固定电源的电压施加到另一侧的所述电源侧的两个晶体管电路的双栅极晶体管的共同连接节点。本公开包含涉及2011年11月11日提交到日本专利局的日本优先专利申请JP2011-247141中公开内容的主题，其全部内容通过引用并入与此。本领域的技术人员应当理解的是，根据设计要求或其他因素，可以进行多种修改、组合、子组合和更改，只要它们在所附权利要求书或其等效内容的范围内。
权利要求
1.一种电平移位电路， 其中由第一导电型晶体管配置成的第一晶体管电路和由第二导电型晶体管配置成的第二晶体管电路在第一固定电源与第二固定电源之间串联连接，并且由所述第一导电型晶体管配置成的第三晶体管电路和由所述第二导电型晶体管配置成的第四晶体管电路在所述第一固定电源与所述第二固定电源之间串联连接； 其中第一输入电压施加到所述第二晶体管电路的输入端，并且第二输入电压施加到所述第四晶体管电路的输入端； 其中所述第一晶体管电路的输入端连接到所述第三晶体管电路和所述第四晶体管电路的输出端，并且所述第三晶体管电路的输入端连接到所述第一晶体管电路和所述第二晶体管电路的输出端； 其中第一固定电源侧的两个晶体管电路和第二固定电源侧的两个晶体管电路中的至少一侧的两个晶体管电路是由双栅极晶体管配置成的；并且 其中所述电平移位电路具有开关元件，所述开关元件用于当一侧的所述电源侧的两个晶体管电路处于工作状态时，将第三固定电源的电压施加到另一侧的所述电源侧的两个晶体管电路的双栅极晶体管的共同连接节点。
2.根据权利要求1所述的电平移位电路， 其中所述第一固定电源与所述第三固定电源之间的电压和所述第三固定电源与所述第二固定电源之间的电压是在构成所述第一晶体管电路至第四晶体管电路的每个晶体管的源极-漏极耐受电压的范围内的电压。
3.根据权利要求1所述的电平移位电路， 其中所述第一输入电压和所述第二输入电压互为逆相位电压。
4.根据权利要求1所述的电平移位电路， 其中所述第三固定电源的电压具有介于所述第一固定电源的电压与所述第二固定电源的电压之间的值。
5.根据权利要求4所述的电平移位电路， 其中所述第三固定电源的电压是所述第一固定电源与所述第二固定电源的各个电压的平均值。
6.根据权利要求1所述的电平移位电路， 其中所述开关元件是与构成所述另一侧的所述电源侧的两个晶体管电路的晶体管具有相同导电型的晶体管。
7.根据权利要求1所述的电平移位电路， 其中所述开关元件将所述第一输入电压或所述第二输入电压用作栅极输入。
8.根据权利要求1所述的电平移位电路， 其中末级的反相电路连接到所述第三晶体管电路和所述第四晶体管电路的共同连接节点。
9.根据权利要求1所述的电平移位电路， 其中所述第一固定电源是正极侧电源，并且所述第二固定电源是负极侧电源，并且 所述第一导电型晶体管是P沟道型晶体管， 并且所述第二导电型晶体管是N沟道型晶体管。
10.根据权利要求9所述的电平移位电路， 其中所述第一固定电源的电压高于所述第一输入电压和所述第二输入电压的高电压侧的电压，并且 所述第二固定电源的电压低于或等于所述第一输入电压和所述第二输入电压的低电压侧的电压。
11.根据权利要求9所述的电平移位电路， 其中所述第一固定电源的电压高于末级的反相电路的正极侧电源的电压，并且 所述第二固定电源的电压与末级的反相电路的负极侧电源的电压相同。
12.根据权利要求1所述的电平移位电路， 其中所述第一固定电源是负极侧电源，并且所述第二固定电源是正极侧电源，并且所述第一导电型晶体管是N沟道型晶体管，并且所述第二导电型晶体管是P沟道型晶体管。
13.根据权利要求12所述的电平移位电路， 其中所述第一固定电源的电压 低于所述第一输入电压和所述第二输入电压的低电压侧的电压，并且 所述第二固定电源的电压高于或等于所述第一输入电压和所述第二输入电压的高电压侧的电压。
14.根据权利要求12所述的电平移位电路， 其中所述第一固定电源的电压低于末级的反相电路的负极侧电源的电压，并且 所述第二固定电源的电压与末级的反相电路的正极侧电源的电压相同。
15.—种扫描电路,包括: 末级中的反相电路；以及 所述反相电路的前级中的电平移位电路， 其中在所述电平移位电路中， 由第一导电型晶体管配置成的第一晶体管电路和由第二导电型晶体管配置成的第二晶体管电路在第一固定电源与第二固定电源之间串联连接，并且由所述第一导电型晶体管配置成的第三晶体管电路和由所述第二导电型晶体管配置成的第四晶体管电路在所述第一固定电源与所述第二固定电源之间串联连接； 第一输入电压施加到所述第二晶体管电路的输入端，并且第二输入电压施加到所述第四晶体管电路的输入端； 所述第一晶体管电路的输入端连接到所述第三晶体管电路和所述第四晶体管电路的输出端，并且所述第三晶体管电路的输入端连接到所述第一晶体管电路和所述第二晶体管电路的输出端； 第一固定电源侧的两个晶体管电路和第二固定电源侧的两个晶体管电路中的至少一侧的两个晶体管电路是由双栅极晶体管配置成的；并且 所述电平移位电路具有开关元件，所述开关元件用于当一侧的所述电源侧的两个晶体管电路处于工作状态时，将第三固定电源的电压施加到另一侧的所述电源侧的两个晶体管电路的双栅极晶体管的共同连接节点。
16.一种显示装置，包括:像素阵列单元，其中包括光电元件的像素布置成矩阵状；以及扫描电路，具有在末级中的反相电路和在所述反相电路的前级中的电平移位电路，并且扫描所述像素阵列单元的每个像素； 其中在所述电平移位电路中， 由第一导电型晶体管配置成的第一晶体管电路和由第二导电型晶体管配置成的第二晶体管电路在第一固定电源与第二固定电源之间串联连接，并且由所述第一导电型晶体管配置成的第三晶体管电路和由所述第二导电型晶体管配置成的第四晶体管电路在所述第一固定电源与所述第二固定电源之间串联连接； 第一输入电压施加到所述第二晶体管电路的输入端并且第二输入电压施加到所述第四晶体管电路的输入端； 所述第一晶体管电路的输入端连接到所述第三晶体管电路和所述第四晶体管电路的输出端，并且所述第三晶体管电路的输入端连接到所述第一晶体管电路和所述第二晶体管电路的输出端； 第一固定电源侧的两个晶体管电路和第二固定电源侧的两个晶体管电路中的至少一侧的两个晶体管电路是由双栅极晶体管配置成的；并且 所述电平移位电路具有开关元件，所述开关元件用于当一侧的所述电源侧的两个晶体管电路处于工作状态时，将第三固定电源的电压施加到另一侧的所述电源侧的两个晶体管电路的双栅极晶体管的共同连接节点。
17.—种电子设备,包括: 显示装置，包括: 像素阵列单元，其中包括光`电元件的像素布置成矩阵状；以及扫描电路，具有在末级中的反相电路和在所述反相电路的前级中的电平移位电路，并且扫描所述像素阵列单元的每个像素； 其中在所述电平移位电路中， 由第一导电型晶体管配置成的第一晶体管电路和由第二导电型晶体管配置成的第二晶体管电路在第一固定电源与第二固定电源之间串联连接，并且由所述第一导电型晶体管配置成的第三晶体管电路和由所述第二导电型晶体管配置成的第四晶体管电路在所述第一固定电源与所述第二固定电源之间串联连接； 第一输入电压施加到所述第二晶体管电路的输入端，并且第二输入电压施加到所述第四晶体管电路的输入端； 所述第一晶体管电路的输入端连接到所述第三晶体管电路和所述第四晶体管电路的输出端，并且所述第三晶体管电路的输入端连接到所述第一晶体管电路和所述第二晶体管电路的输出端； 第一固定电源侧的两个晶体管电路和第二固定电源侧的两个晶体管电路中的至少一侧的两个晶体管电路是由双栅极晶体管配置成的；并且 所述电平移位电路具有开关元件，所述开关元件用于当一侧的所述电源侧的两个晶体管电路处于工作状态时，将第三固定电源的电压施加到另一侧的所述电源侧的两个晶体管电路的双栅极晶体管的共同连接节点。
全文摘要
公开了电平移位电路、扫描电路、显示装置和电子设备。一种电平移位电路，其中第一晶体管电路和第二晶体管电路串联连接，第三晶体管电路和第四晶体管电路串联连接；第一输入电压应用到第二晶体管电路，并且第二输入电压应用到第四晶体管电路；第一晶体管电路的输入端连接到第三晶体管电路和第四晶体管电路的输出端，并且第三晶体管电路的输入端连接到第一晶体管电路和第二晶体管电路的输出端；第一固定电源侧的两个晶体管电路和第二固定电源侧的两个晶体管电路中的至少一侧的两个晶体管电路是由双栅极晶体管配置成的；并且电平移位电路具有用于将电压施加到共同连接节点的开关元件。
文档编号G09G3/32GK103106869SQ20121044694
公开日2013年5月15日 申请日期2012年11月5日 优先权日2011年11月11日
发明者山本哲郎, 内野胜秀 申请人:索尼公司