专利名称：液晶显示面板的制作方法
液晶显示面板
技术领域：
本发明系关于一种液晶显示面板，尤指一种具有双边共用式移位暂存器的液晶显示面板。
背景技术：
图1为背景技术液晶显示面板100的示意图。液晶显示面板100包含像素阵列102、移位暂存器104及边框106。随着高解析度液晶显示面板的市场需求不断提升，像素阵列102的像素数目及像素列数越来越多而每个像素越来越小,使得用以驱动像素的移位暂存器104可以布局的高度H受到限制，而必须加大移位暂存器104的宽度W以布局移位暂存器104内的元件及走线。但随着边框106的长度L要求越来越窄，宽度W可以加大的范围有限，可能无法将移位暂存器104的元件及走线完整的布局到有限的宽度W乘上高度 H的面积内。
发明内容本发明的实施例揭露一种液晶显示面板。该液晶显示面板包含像素阵列、第一移位暂存器、M个第一输出单兀、第二移位暂存器及N个第二输出单兀。该第一移位暂存器设置于该像素阵列的第一侧，用以输出第一时脉信号。该M个第一输出单兀I禹接于该第一移位暂存器且相邻该第一移位暂存器，用以根据该第一时脉信号对该像素阵列的M列像素提供M个栅极信号。该第二移位暂存器设置于该像素阵列的第二侧，用以输出第二时脉信号。该N个第二输出单元耦接于该第二移位暂存器且相邻该第二移位暂存器，用以根据该第二时脉信号对该像素阵列的N列像素提供N个栅极信号。该第一侧与该第二侧相异，且M与N为正整数。本发明实施例的每一移位暂存器可用以驱动多列像素，且移位暂存器交互放置在像素阵列的相异两侧。如此可大幅缩小布局移位暂存器的所需要的面积，将移位暂存器的元件及走线完整的布局到较窄且有限的边框内。
图1为先前技术液晶显示面板的示意图。图2为本发明一种实施例说明液晶显示面板的示意图。图3为本发明一实施例说明第一移位暂存器及第一输出单元的示意图。图4为本发明一实施例说明图2液晶显示面板的时序图。图5为本发明另一实施例说明液晶显不面板的不意图。图6为本发明另一实施例说明液晶显不面板的不意图。图7为本发明一实施例说明图6液晶显不面板的时序图。图8为本发明另一实施例说明图6液晶显不面板的时序图。图9为本发明另一实施例说明液晶显不面板的不意图。
图10为本发明一实施例说明图9液晶显不面板的时序图。图11为本发明另一实施例说明图9液晶显不面板的时序图。图12为本发明另一实施例说明液晶显不面板的不意图。图13为本发明一实施例说明图12液晶显示面板的时序图。图14为本发明另一实施例说明图12液晶显不面板的时序图。主要元件符号说明100、200、500、600、900、1200液晶显示面板102,202像素阵列104移位暂存器106边框H高度W、W1、W11、W2、W22宽度L长度204第一移位暂存器206第一输出单元208第一逻辑栅210第一缓冲器214第二移位暂存器
216第二输出单元218第二逻辑栅220第二缓冲器224第三移位暂存器226第三输出单元238第三逻辑栅240第三缓冲器234第四移位暂存器236第四输出单元238第四逻辑栅240第四缓冲器280起始信号线Gl至G12栅极信号Tl至T20晶体管D2U向上传递信号D2U_STV向上传递起始信号U2D向下传递信号U2D_STV向下传递起始信号VGH高电位VGL低电位Pl至P6脉波信号
POFF脉波截止信号CK第一时脉信号CK ’第二时脉信号XCK第三时脉信号XCK ’第四时脉信号TP1、TP2预充电时段TG1、TG2时段t时间
具体实施方式
请参考图2。图2为本发明一种实施例说明液晶显不面板200的不意图。液晶显不面板200包含像素阵列202、第一移位暂存器204、第一输出单兀206、第二移位暂存器214及第二输出单元216。第一移位暂存器204设置于像素阵列202的左侧，第二移位暂存器214设置于像素阵列202的右侧。图2中显示4列第一输出单元206耦接于第一移位暂存器204及像素阵列202之间，第一输出单元206相邻第一移位暂存器204，及4列第二输出单元216耦接于第二移位暂存器214及像素阵列202之间，第二输出单元216相邻第二移位暂存器214,即多个输出单兀可共用同一个移位暂存器,且4列第一输出单兀206位于相对4列第二输出单元216的上方。实际上可根据像素阵列202的列数按照图2的排列方式循序增加移位暂存器及输出单元。本发明的实施例不限于以4列第一输出单元206耦接于第一移位暂存器204,亦可是M个第一输出单兀206稱接于第一移位暂存器204, M为正整数。亦可是N个第二输出单元216耦接于第二移位暂存器214，N为正整数。每一第一输出单元206包含第一逻辑栅208及第一缓冲器210。每一第二输出单元216包含第二逻辑栅218及第二缓冲器220。图3为本发明一种实施例说明第一移位暂存器204及第一输出单兀206的不意图。图3的4个第一输出单元206包含相同的电路架构。第一移位暂存器204包含第一晶体管Tl至第十六晶体管T16。每一第一逻辑栅208包含第十七晶体管T17及第十八晶体管T18。每一第一缓冲器210包含第十九晶体管T19及第二十晶体管T20。第一晶体管Tl具有控制端用以接收向上传递信号D2U，第一端用以接收向上传递起始信号D2U_STV，及第二端。第二晶体管T2具有控制端用以接收向下传递信号U2D，第一端耦接于第一晶体管Tl的第一端，及第二端耦接于第一晶体管T2的第二端。第三晶体管T3具有控制端耦接于第二晶体管T2的控制端，第一端用以接收向下传递起始信号U2D_STV，及第二端耦接于第二晶体管T2的第二端。第四晶体管T4具有控制端耦接于第一晶体管Tl的控制端，第一端耦接于第三晶体管T3的第一端，第二端耦接于第三晶体管T3的第二端。第五晶体管T5具有控制端耦接于第一晶体管Tl的第二端，第一端耦接于第五晶体管T5的控制端，及第二端。第六晶体管T6具有控制端耦接于第五晶体管T5的控制端，第一端耦接第五晶体管T5的第二端，及第二端。第七晶体管T7具有控制端耦接于第六晶体管T6的第二端，第一端用以接收第一时脉信号CK，及第二端。第八晶体管T8具有控制端耦接于第七晶体管T7的控制端，第一端耦接于第七晶体管T7的第二端，及第二端耦接于第八晶体管T8的第一端。第九晶体管T9具有控制端耦接于第八晶体管T8的第二端，第一端耦接于第六晶体管T6的第一端，及第二端耦接于第九晶体管T9的控制端。第十晶体管TlO具有控制端耦接于第九晶体管T9的控制端，第一端用以接收高电位VGH，及第二端用以输出第一时脉信号CK的电位。第十一晶体管Tll具有控制端耦接于第十晶体管TlO的控制端，第一端耦接于第十晶体管TlO的第二端，及第二端用以接收低电位VGL。第十二晶体管T12具有控制端耦接于第一晶体管Tl的第二端，第一端耦接于第十晶体管TlO的第二端，及第二端。第十三晶体管T13具有控制端耦接于第十二晶体管T12的控制端，第一端耦接于第十二晶体管T12的第二端，及第二端耦接于第十一晶体管Tll的第二端。第十四晶体管T14，具有控制端耦接于第十二晶体管T12的第二端，第一端耦接于第六晶体管T6的第二端，及第二端耦接于第十晶体管TlO的控制端。第十五晶体管T15具有控制端耦接于第十四晶体管T14的控制端，第一端耦接于第十四晶体管T14的第二端，及第二端。第十六晶体管T16具有控制端耦接于第十四晶体管T14的控制端，第一端耦接于第十五晶体管T15的第二端，及第二端耦接于第十一晶体管Tll的第二端。以第一列的第一逻辑栅208及第一列的第一缓冲器210为例，第十七晶体管T17具有控制端用以接收脉波信号P1，第一端耦接于第十晶体管TlO的第二端，及第二端。第十八晶体管T18具有控制端耦接于第十七晶体管T17的控制端，第一端耦接于第十七晶体管T17的第二端，及第二端用以接收脉波截止信号P0FF。第十九晶体管T19具有控制端耦接于第十七晶体管T17的第二端，第一端用以接收高电位VGH，及第二端用以对像素阵列202的第一列像素输出栅极信号Gl。第二十晶体管T20具有控制端耦接于第十九晶体管T19的控制端，第一端耦接于第十九晶体管T19的第二端，及第二端耦接于第十一晶体管Tll的第二端。而第二列的第十七晶体管T17具有控制端用以接收脉波信号P2，第二列的第十九晶体管T19具有第二端用以对像素阵列202的第二列像素输出栅极信号G2，其他列的第一逻辑栅208及第一缓冲器210的脉波信号及输出的栅极信号均以此类推。第二移位暂存器214、第二逻辑栅218及第二缓冲器220电路架构与第一移位暂存器204、第一逻辑栅208及第一缓冲器210相同。但第二移位暂存器214的第七晶体管T7的第一端用以接收第二时脉信号CK’，第十晶体管TlO的第二端用以输出第二时脉信号CK’的电位。请参考图2及图4。图4为本发明一种实施例说明图2液晶显示面板200的时序图。图4的横轴为时间t，从上至下为第一时脉信号CK、脉波信号P1、脉波信号P2、脉波信号P3、脉波信号P4、第二时脉信号CK’、脉波信号P1、脉波信号P2、脉波信号P3及脉波信号P4。液晶显示面板200于第一移位暂存器204接收到向下传递起始信号U2D_STV后开始动作。第一时脉信号CK由低电位VGL上升为高电位VGH时，第一移位暂存器204将第一时脉信号CK的高电位VGH输出至4列第一逻辑栅208。当脉波信号Pl及第一时脉信号CK为高电位VGH时，第一列的第一逻辑栅208输出缓冲前的栅极信号至第一列的第一缓冲器210，第一列的第一缓冲器210接收缓冲前的栅极信号并输出栅极信号Gl至像素阵列的第一列像素，其他列的栅极信号以此类推，依序由上至下输出栅极信号G2至像素阵列的第二列像素，栅极信号G3至像素阵列的第三列像素，栅极信号G4至像素阵列的第四列像素。同理，液晶显示面板200亦可于接收到向上传递起始信号D2U_STV后由下至上传输栅极信号。当第四列的第一缓冲器210输出栅极信号G4至像素阵列的第四列像素后，向下传递起始信号U2D_STV由第四列的第一缓冲器210通过位于第一移位暂存器204及第二移位暂存器214之间并以穿过像素阵列202的方式耦接于第一移位暂存器204及第二移位暂存器214的起始信号线280，传输至第二移位暂存器214。第二时脉信号CK’由低电位VGL上升为高电位VGH时，第二移位暂存器214将第二时脉信号CK’的高电位输出至4列第二逻辑栅218。当脉波信号Pl及第二时脉信号CK’为高电位VGH时，第一列的第二逻辑栅218输出缓冲前的栅极信号至第一列的第二缓冲器220，第一列的第二缓冲器220接收缓冲前的栅极信号并输出栅极信号G5至像素阵列202的第五列像素，其他列的栅极信号G6、G7及G8以此类推。另一实施例中，向上传递起始信号D2U_STV可配合第一时脉信号CK、脉波信号P1、脉波信号P2、脉波信号P3、脉波信号P4及第二时脉信号CK’的时序由下至上传输栅极信号。图5为本发明另一种实施例说明液晶显不面板500的不意图。液晶显不面板500包含的元件及动作方式与图2的液晶显示面板200相同，差异在于布局方式。液晶显示面板500的第一移位暂存器204设置在4列第一输出单兀206的下方,第二移位暂存器214设置在4列第二输出单元216的上方。本实施例中，第一移位暂存器204的宽度Wl不大于每一第一输出单元206的宽度W11，且第二移位暂存器214的宽度W2不大于每一第二输出单元216的宽度W22。图6为本发明另一种实施例说明液晶显不面板600的不意图。液晶显不面板600包含像素阵列202、第一移位暂存器204、第一输出单兀206、第二移位暂存器214、第二输出单元216、第三移位暂存器224、第三输出单元226、第四移位暂存器234及第四输出单元236。第一移位暂存器204及第三移位暂存器224设置于像素阵列202的左侧，第二移位暂存器214及第四移位暂存器234设置于像素阵列202的右侧。图6中显示2列第一输出单元206耦接于第一移位暂存器204，2列第二输出单元216耦接于第二移位暂存器214，2列第三输出单元226耦接于第三移位暂存器224，2列第四输出单元236耦接于第四移位暂存器 234。液晶显示面板600的第一移位暂存器204、第二移位暂存器214、第三移位暂存器224及第四移位暂存器234具有与图2的第一移位暂存器204相同的电路架构，每一第一输出单兀206、每一第二输出单兀216、每一第三输出单兀226及每一第四输出单兀236具有与图2的第一输出单兀206相同的电路架构。每一第三输出单兀226包含第三逻辑栅238及第三缓冲器240，每一第四输出单元236包含第四逻辑栅238及第四缓冲器240。图7为本发明一种实施例说明图6液晶显不面板600的时序图。图7的横轴为时间t,从上至下为第一时脉信号CK、第三时脉信号XCK、脉波信号P1、脉波信号P2、第二时脉信号CK’、第四时脉信号XCK’、脉波信号P3及脉波信号P4。液晶显不面板600于第一移位暂存器204接收到向下传递起始信号U2D_STV后开始动作。当第一时脉信号CK由低电位VGL上升为高电位VGH，第一移位暂存器204将第一时脉信号CK的高电位VGH输出至2列第一输出单元206。当脉波信号Pl及第一时脉信号CK为高电位VGH时，第一列的第一输出单元206输出栅极信号Gl至像素阵列的第一列像素。当脉波信号P2及第一时脉信号CK为高电位VGH时，第二列的第一输出单元206输出栅极信号G2至像素阵列的第二列像素。当第二列的第一输出单元206输出栅极信号G2后，向下传递起始信号U2D_STV通过起始信号线280，传输至第二移位暂存器214。当第二时脉信号CK’由低电位VGL上升为高电位VGH，第二移位暂存器214将第二时脉信号CK的高电位VGH输出至2列第二输出单元216。当脉波信号P3及第二时脉信号CK’为高电位VGH时,第一列的第二输出单兀216输出栅极信号G3至像素阵列的第三列像素。当脉波信号P4及第二时脉信号CK’为高电位VGH时，第二列的第二输出单元216输出栅极信号G4至像素阵列的第四列像素。第三输出单元226及第四输出单元236输出的栅极信号G5 G8根据第三时脉信号XCK、第四时脉信号XCK’及脉波信号Pf P4，按照上述动作原理类推。同理，液晶显示面板600亦可于接收到向上传递起始信号D2U_STV后由下至上传输栅极信号。图8为本发明另一种实施例说明图6液晶显示面板600的时序图。图8与图7的差异在于图8的每一脉波信号都多出一段预充电时段。举例而言，当脉波信号Pl及第一时脉信号CK为高电位VGH时,在TPl时段为预充电时段,第一列的第一输出单兀206尚未输出栅极信号Gl,到TGl时段,第一列的第一输出单兀206才输出栅极信号G1。同理，当脉波信号P2及第一时脉信号CK为高电位VGH时，在TP2时段为预充电时段，第二列的第一输出单兀206尚未输出栅极信号G2,到TG2时段,第二列的第一输出单兀206才输出栅极信号G2。其他栅极信号以此类推。图9为本发明另一实施例说明液晶显不面板900的不意图。图10为本发明一实施例说明图9液晶显不面板900的时序图。图11为本发明另一实施例说明图9液晶显不面板900的时序图。液晶显示面板900与液晶显示面板600的差异在于每一第一输出单元206、每一第二输出单兀216、每一第三输出单兀226及每一第四输出单兀236的布局为交错排列。液晶显示面板900于第一移位暂存器204接收到向下传递起始信号U2D_STV后开始动作。当第一列的第一缓冲器210输出栅极信号Gl后，向下传递起始信号U2D_STV通过起始信号线280，传输至第二移位暂存器214，当第一列的第二缓冲器220输出栅极信号G2后，向下传递起始信号U2D_STV通过起始信号线280，传输至第一移位暂存器204，的后以此类推。图10与图7的差异在于图10的脉波信号时序为交错，即脉波信号顺序输出顺序为P1、P3、P2、P4。图11与图10的差异在于图11的每一脉波信号都多出一段预充电时段，图11与图8的差异在于图11的脉波信号时序为交错，即脉波信号顺序输出顺序为P1、P3、P2、P4。同理，液晶显示面板900亦可于接收到向上传递起始信号D2U_STV后由下至上传输栅极信号。图12为本发明另一实施例说明液晶显不面板1200的不意图。液晶显不面板1200包含像素阵列202、第一移位暂存器204、第一输出单兀206、第二移位暂存器214、第二输出单元216、第三移位暂存器224、第三输出单元226、第四移位暂存器234及第四输出单元236。第一移位暂存器204及第三移位暂存器224设置于像素阵列202的左侧，第二移位暂存器214及第四移位暂存器234设置于像素阵列202的右侧。图12中显示3列第一输出单元206耦接于第一移位暂存器204，3列第二输出单元216耦接于第二移位暂存器214，3列第三输出单元226耦接于第三移位暂存器224，3列第四输出单元236耦接于第四移位暂存器234。第一列的第二输出单元216排列于第一列及第二列的第一输出单元206的下方及第三列的第一输出单元206的上方，第三列的第一输出单元206排列于第二列及第三列的第二输出单元216的上方。第一列的第四输出单元236排列于第一列及第二列的第三输出单元226的下方及第三列的第三输出单元226的上方，第三列的第三输出单元226排列于第四列及第三列的第四输出单元236的上方。液晶显示面板1200的第一移位暂存器204、第二移位暂存器214、第三移位暂存器224、第四移位暂存器234、每一第一输出单兀206、每一第二输出单兀216、每一第三输出单兀226及每一第四输出单兀23具有与图6相同的电路架构。图13为本发明一实施例说明图12液晶显示面板1200的时序图。图13的横轴为时间t,从上至下为第一时脉信号CK、第三时脉信号XCK、脉波信号P1、脉波信号P2、脉波信号P3、第二时脉信号CK’、第四时脉信号XCK’、脉波信号P4、脉波信号P5及脉波信号P6。液晶显示面板1200于第一移位暂存器204接收到向下传递起始信号U2D_STV后开始动作。当第一时脉信号CK由低电位VGL上升为高电位VGH，第一移位暂存器204将第一时脉信号CK的高电位VGH输出至3列第一输出单元206。当脉波信号Pl及第一时脉信号CK为高电位VGH时，第一列的第一输出单元206输出栅极信号Gl至像素阵列的第一列像素。当脉波信号P2及第一时脉信号CK为高电位VGH时,第二列的第一输出单兀206输出栅极信号G2至像素阵列的第二列像素。当第二列的第一输出单元206输出栅极信号G2后，向下传递起始信号U2D_STV通过起始信号线280，传输至第二移位暂存器214。当第二时脉信号CK’由低电位VGL上升为高电位VGH，第二移位暂存器214将第二时脉信号CK的高电位VGH输出至3列第二输出单元216。当脉波信号P4及第二时脉信号CK’为高电位VGH时，第一列的第二输出单元216输出栅极信号G3至像素阵列的第三列像素。当第一列的第二输出单元216输出栅极信号G3后，向下传递起始信号U2D_STV通过起始信号线280，传输至第一移位暂存器204。当脉波信号P3及第一时脉信号CK为高电位VGH时，第三列的第一输出单元206输出栅极信号G4至像素阵列的第四列像素。当第三列的第一输出单元206输出栅极信号G4后，向下传递起始信号U2D_STV通过起始信号线280，传输至第二移位暂存器214。当脉波信号P5及第二时脉信号CK’为高电位VGH时,第二列的第二输出单兀216输出栅极信号G5至像素阵列的第五列像素。当脉波信号P6及第二时脉信号CK’为高电位VGH时，第三列的第二输出单元216输出栅极信号G6至像素阵列的第六列像素。第三输出单元226及第四输出单元236输出的栅极信号G7 G12根据第三时脉信号XCK、第四时脉信号XCK’及脉波信号Pf P6，按照上述动作原理类推。同理，液晶显示面板1200亦可于接收到向上传递起始信号D2U_STV后由下至上传输栅极信号。图14为本发明另一实施例说明图12液晶显示面板1200的时序图。图14与图13的差异在于图14的每一脉波信号都多出一段预充电时段。举例而言，当脉波信号Pl及第一时脉信号CK为高电位VGH时,在TPl时段为预充电时段,第一列的第一输出单兀206尚未输出栅极信号Gl,到TGl时段,第一列的第一输出单兀206才输出栅极信号G1。同理，当脉波信号P2及第一时脉信号CK为高电位VGH时，在TP2时段为预充电时段，第二列的第一输出单兀206尚未输出栅极信号G2,到TG2时段,第二列的第一输出单兀206才输出栅极信号G2。其他栅极信号以此类推。综上所述，本发明实施例提出双边共用式的移位暂存器电路架构，每一移位暂存器可用以驱动多列像素，且移位暂存器交互放置在像素阵列的相异两侧。如此可大幅缩小布局移位暂存器的所需要的面积，将移位暂存器的元件及走线完整的布局到较窄且有限的边框内。以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种液晶显不面板,包含一像素阵列；一第一移位暂存器，设置于该像素阵列的第一侧，用以输出一第一时脉信号；M个第一输出单元，耦接于该第一移位暂存器且相邻该第一移位暂存器，用以根据该第一时脉信号对该像素阵列的M列像素提供M个栅极信号；一第二移位暂存器，设置于该像素阵列的第二侧，用以输出一第二时脉信号 '及 N个第二输出单元，耦接于该第二移位暂存器且相邻该第二移位暂存器，用以根据该第二时脉信号对该像素阵列的N列像素提供N个栅极信号；其中该第一侧与该第二侧相异，且M与N为正整数。
2.根据权利要求I所述的液晶显示面板，其特征在于，该M个第一输出单元设置于该第一移位暂存器的上方，该N个第二输出单兀设置于该第二移位暂存器的下方。
3.根据权利要求2所述的液晶显示面板，其特征在于，该第一移位暂存器的宽度不大于每一第一输出单兀的宽度，且该第二移位暂存器的宽度不大于每一第二输出单兀的宽度。
4.根据权利要求I所述的液晶显示面板，其特征在于，该M个第一输出单元排列于该N 个第二输出单元的上方。
5.根据权利要求I所述的液晶显示面板，其特征在于，该M个第一输出单元与于该N个第二输出单元交错排列。
6.根据权利要求I所述的液晶显示面板，其特征在于，M=N=3，该N个第二输出单元的第一列第二输出单元排列于该M个第一输出单元的第一及二列第一输出单元的下方及该M 个第一输出单元的第三列第一输出单元的上方，且该M个第一输出单元的第三列第一输出单元排列于该N个第二输出单元的第二及三列第二输出单元的上方。
7.根据权利要求I所述的液晶显示面板，另包含一起始信号线，其特征在于，以穿过该像素阵列的方式耦接于该第一移位暂存器及该第二移位暂存器。
8.根据权利要求7所述的液晶显示面板，其特征在于，该起始信号线位于该第一移位暂存器及该第二移位暂存器之间。
9.根据权利要求I所述的液晶显示面板，其特征在于该M个第一输出单兀,包含M个第一逻辑栅，耦接于该第一移位暂存器，用以根据该第一时脉信号及各别对应的一脉波信号产生M个缓冲前的栅极信号；及M个第一缓冲器，各别耦接于对应的一第一逻辑栅，用以接收该M个缓冲前的栅极信号，提供该M个栅极信号；及该N个第二输出单元，包含N个第二逻辑栅，耦接于该第二移位暂存器，用以根据该第二时脉信号及各别对应的一脉波信号产生N个缓冲前的栅极信号；及N个第二缓冲器，各别耦接于对应的一第二逻辑栅，用以接收该N个缓冲前的栅极信号，提供该N个栅极信号。
10.根据权利要求9所述的液晶显示面板，其特征在于，另包含一第三移位暂存器，设置于该像素阵列的第一侧，用以输出一第三时脉信号；M个第三输出单元，耦接于该第三移位暂存器且相邻该第三移位暂存器，用以根据该第三时脉信号对该像素阵列的M列像素提供M个栅极信号；一第四移位暂存器，设置于该像素阵列的第二侧，用以输出一第四时脉信号 '及 N个第四输出单元，耦接于该第四移位暂存器且相邻该第四移位暂存器，用以根据该第四时脉信号对该像素阵列的N列像素提供N个栅极信号。
11.根据权利要求10所述的液晶显示面板，其特征在于该M个第三输出单元，包含M个第三逻辑栅，耦接于该第三移位暂存器，用以根据该第三时脉信号及各别对应的一脉波信号产生M个缓冲前的栅极信号；及M个第三缓冲器，各别耦接于对应的一第三逻辑栅，用以接收该M个缓冲前的栅极信号，提供该M个栅极信号；及该N个第四输出单元，包含N个第四逻辑栅，耦接于该第四移位暂存器，用以根据该第四时脉信号及各别对应的一脉波信号产生N个缓冲前的栅极信号；及N个第四缓冲器，各别耦接于对应的一第四逻辑栅，用以接收该N个缓冲前的栅极信号，以提供该N个栅极信号。
12.根据权利要求9所述的液晶显示面板，其特征在于，该第一移位暂存器包含一第一晶体管，具有一控制端用以接收一向上传递信号，一第一端用以接收一向上传递起始信号，及一第二端；一第二晶体管，具有一控制端用以接收一向下传递信号，一第一端耦接于该第一晶体管的第一端，及一第二端耦接于该第一晶体管的第二端；一第三晶体管，具有一控制端耦接于该第二晶体管的控制端，一第一端用以接收一向下传递起始信号，及一第二端耦接于该第二晶体管的第二端；一第四晶体管，具有一控制端耦接于该第一晶体管的控制端，一第一端耦接于该第三晶体管的第一端，一第二端耦接于该第三晶体管的第二端；一第五晶体管，具有一控制端耦接于该第一晶体管的第二端，一第一端耦接于该第五晶体管的控制端，及一第二端；一第六晶体管，具有一控制端耦接于该第五晶体管的控制端，一第一端耦接该第五晶体管的第二端，及一第二端；一第七晶体管，具有一控制端耦接于该第六晶体管的第二端，一第一端用以接收该第一时脉信号，及一第二端；一第八晶体管，具有一控制端耦接于该第七晶体管的控制端，一第一端耦接于该第七晶体管的第二端，及一第二端耦接于该第八晶体管的第一端；一第九晶体管，具有一控制端耦接于该第八晶体管的第二端，一第一端耦接于该第六晶体管的第一端，及一第二端耦接于该第九晶体管的控制端；一第十晶体管，具有一控制端耦接于该第九晶体管的控制端，一第一端用以接收一高电位，及一第二端；一第十一晶体管，具有一控制端耦接于该第十晶体管的控制端，一第一端耦接于该第十晶体管的第二端，及一第二端用以接收一低电位；一第十二晶体管，具有一控制端耦接于该第一晶体管的第二端，一第一端耦接于该第十晶体管的第二端，及一第二端；一第十三晶体管，具有一控制端耦接于该第十二晶体管的控制端，一第一端耦接于该第十二晶体管的第二端，及一第二端耦接于该第十一晶体管的第二端；一第十四晶体管，具有一控制端耦接于该第十二晶体管的第二端，一第一端耦接于该第六晶体管的第二端，及一第二端耦接于该第十晶体管的控制端；一第十五晶体管，具有一控制端耦接于该第十四晶体管的控制端，一第一端耦接于该第十四晶体管的第二端，及一第二端；及一第十六晶体管，具有一控制端耦接于该第十四晶体管的控制端，一第一端耦接于该第十五晶体管的第二端，及一第二端耦接于该第十一晶体管的第二端。
13.根据权利要求12所述的液晶显示面板，其特征在于，每一第一逻辑栅包含一第十七晶体管，具有一控制端用以接收该脉波信号，一第一端耦接于该第十晶体管的第二端，及一第二端；及一第十八晶体管，具有一控制端耦接于该第十七晶体管的控制端，一第一端耦接于该第十七晶体管的第二端，及一第二端用以接收一脉波截止信号。
14.根据权利要求13所述的液晶显示面板，其特征在于，每一第一缓冲器包含一第十九晶体管，具有一控制端耦接于该第十七晶体管的第二端，一第一端用以接收该高电位，及一第二端用以输出该栅极信号；及一第二十晶体管，具有一控制端耦接于该第十九晶体管的控制端，一第一端耦接于该第十九晶体管的第二端，及一第二端耦接于该第十一晶体管的第二端。
全文摘要
液晶显示面板包含像素阵列、第一移位暂存器、M个第一输出单元、第二移位暂存器、N个第二输出单元。该第一移位暂存器设置于该像素阵列的第一侧，该M个第一输出单元耦接于该第一移位暂存器且相邻该第一移位暂存器，用以根据第一时脉信号对该像素阵列的M列像素提供M个栅极信号。该第二移位暂存器设置于该像素阵列的第二侧，该N个第二输出单元耦接于该第二移位暂存器且相邻该第二移位暂存器，用以根据第二时脉信号对该像素阵列的N列像素提供N个栅极信号。M与N为正整数。
文档编号G09G3/36GK102982779SQ20121053010
公开日2013年3月20日 申请日期2012年12月11日 优先权日2012年10月5日
发明者廖伟见, 庄铭宏 申请人:友达光电股份有限公司