输入输出电路及其控制方法和液晶显示器的芯片系统的制作方法
【专利摘要】一种输入输出电路及其控制方法和液晶显示器的芯片系统，其中，所述第一PMOS管与第二NMOS管的尺寸比范围为1/15～1/7；所述第一NMOS管与第二PMOS管的尺寸比范围为1/15～1/7；所述控制单元适于控制所述第一PMOS管、第一NMOS管、第二PMOS管和第二NMOS管处于截止状态，或者控制所述第一PMOS管和第二NMOS管处于导通状态且所述第一NMOS管和第二PMOS管处于截止状态，或者控制所述第一PMOS管和第二NMOS管处于截止状态且第一NMOS管和第二PMOS管处于导通状态。
【专利说明】输入输出电路及其控制方法和液晶显示器的芯片系统
【技术领域】
[0001]本发明涉及电子领域，尤其涉及一种输入输出电路及其控制方法和液晶显示器的芯片系统。
【背景技术】
[0002]输入输出电路是芯片与系统上其它芯片交互的桥梁，负责接收主控芯片发送过来的控制信号，或者向主控信号反馈状态信息。
[0003]在薄膜晶体管液晶显不器(ThinFilm Transistor-Liquid Crystal Display,TFT-1XD)驱动芯片中，主控芯片发过来的控制指令及图像显示数据，会通过输入输出电路接收过来；当主控芯片读取TFT-1XD驱动芯片的信息时，也是通过输入输出电路反馈给主控芯片。输入输出电路设计的好坏，直接影响到芯片接收或反馈信息的速度。另外，由于输入输出电路发送或接收的是一个不断高低变化的交流信号，设计不合理，会产生电磁干扰(Electro Magnetic Interference，EMI)，影响系统中其它芯片的正常工作。
[0004]图1为一种现有输入输出电路，包括:PM0S管PUNMOS管N1、第一反相器INVl、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第七反相器INV7、与非门NAND1、或非门N0R1、总输入端DB和输出端D0UT。
[0005]现有输入输出电路有两种工作模式:当使能信号EN = O时，处于输入模式下，从总输入端DB上输入的信号，经过第六反相器INV6和第七反相器INV7通过输出端DOUT输入到芯片内部。当时能信号EN= I时，处于输出模式下，从芯片内部发过来的数据信号Data与使能信号EN经过组合逻辑与非门NAND1、或非门N0R1、第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4和第五反相器INV5，控制PMOS管Pl和NMOS管NI，实现把数据信号Data信号输出到总输入端DB上。
[0006]然而，现有的输入端出电路，由于PMOS管Pl和NMOS管NI同时要做ESD防护电路，所以它们的尺寸做的很大，但是在输出模式下，总输入端DB上经常会出现过冲现象，如图2所示，快速的过冲信号，是电磁干扰的来源之一。
[0007]此外，在一般的IXD驱动芯片工艺下，PMOS管Pl的剖面图，如图3所示。在该剖面图中存在一个寄生的三极管，如图4所示。由于总输入端DB连接到管脚上，在外界的干扰下，会出现总输入端DB的电压大于电源电压VDD —个PN结电压的情形，导致寄生三极管导通，总输入端DB到连接低电压VGL的衬底之间形成通路，影响整个驱动芯片的稳定性。
【发明内容】
[0008]本发明解决的问题是现有输入端出电路易受到电磁干扰。
[0009]为解决上述问题，本发明技术方案提供一种输入输出电路，包括:第一 PMOS管、第一NMOS管、第二 PMOS管、第二 NMOS管、驱动端和控制单元；
[0010]所述第一 PMOS管的源极和所述第二 NMOS管的漏极均适于输入电源电压，所述第一NMOS管的源极和所述第二 PMOS管的漏极均适于输入地电压，所述第一 PMOS管的漏极连接所述第二 NMOS管的源极、第一 NMOS管的漏极、第二 PMOS管的源极和驱动端；
[0011]所述第一 PMOS管与第二 NMOS管的尺寸比范围为1/15?1/7 ；
[0012]所述第一 NMOS管与第二 PMOS管的尺寸比范围为1/15?1/7 ；
[0013]所述控制单元适于控制所述第一 PMOS管、第一 NMOS管、第二 PMOS管和第二 NMOS管处于截止状态，或者控制所述第一 PMOS管和第二 NMOS管处于导通状态且所述第一 NMOS管和第二 PMOS管处于截止状态，或者控制所述第一 PMOS管和第二 NMOS管处于截止状态且第一 NMOS管和第二 PMOS管处于导通状态。
[0014]可选的，所述控制单元适于在使能信号为第一电平时控制所述第一 PMOS管、第一NMOS管、第二 PMOS管和第二 NMOS管处于截止状态，在所述使能信号为第二电平且数据信号为第二电平时控制所述第一 PMOS管和第二 NMOS管处于导通状态且所述第一 NMOS管和第二 PMOS管处于截止状态，在所述使能信号为第二电平且数据信号为第一电平时控制所述第一 PMOS管和第二 NMOS管处于截止状态且第一 NMOS管和第二 PMOS管处于导通状态。
[0015]可选的，所述控制单元包括:与运算单元、或运算单元、第一反相器和第二反相器;
[0016]所述与运算单元适于对所述数据信号和使能信号进行与运算处理，所述与运算单元的输出端连接所述第一反相器的输入端和第二 NMOS管的栅极；
[0017]所述或运算单元适于对所述数据信号和所述使能信号的反相信号进行或非运算处理，所述或运算单元的输出端连接所述第二反相器的输入端和第二 PMOS管的栅极；
[0018]所述第一反相器的输出端连接所述第一 PMOS管的栅极；
[0019]所述第二反相器的输出端连接所述第一 NMOS管的栅极。
[0020]可选的，所述与运算单元包括:与非门和第三反相器；
[0021]所述与非门的第一输入端适于输入所述使能信号，所述与非门的第二输入端适于输入所述数据信号，所述与非门的输出端连接所述第三反相器的输入端；
[0022]所述第三反相器的输出端连接所述第一反相器的输入端。
[0023]可选的，所述或运算单元包括:第四反相器、或非门和第五反相器；
[0024]所述第四反相器的输入端适于输入所述使能信号，所述第四反相器的输出端连接所述或非门的第一端；
[0025]所述或非门的第二输入端适于输入所述数据信号，所述或非门的输出端连接所述第五反相器的输入端；
[0026]所述第五反相器的输出端连接所述第二反相器的输入端。
[0027]可选的，所述输入输出电路还包括:输出端、第六反相器和第七反相器；
[0028]所述第六反相器的输入端连接所述第二 NMOS管的源极，所述第六反相器的输出端连接所述第七反相器的输入端；
[0029]所述第七反相器的输出端连接所述输出端。
[0030]本发明技术方案还提供一种液晶显示器的芯片系统，包括:主控芯片和驱动芯片;
[0031]所述驱动芯片包括:上述输入输出电路和逻辑部分电路，所述输入输出电路的驱动端连接所述主控芯片，所述输入输出电路的输出端连接所述驱动芯片的逻辑部分电路的输入端，所述驱动芯片的逻辑部分电路的输出端适于输出所述使能信号和数据信号。
[0032]本发明技术方案还提供一种输入输出电路，包括:第一PMOS管、第一NMOS管、第二PMOS管、第二 NMOS管、驱动端和控制单元；
[0033]所述第一 PMOS管的源极适于输入电源电压，所述第一 NMOS管的源极适于输入地电压，所述第一 PMOS管的漏极连接所述第二 NMOS管的漏极，所述第二 NMOS管的源极连接所述第二 PMOS管的源极和驱动端，所述第二 PMOS管的漏极连接所述第一 NMOS管的漏极；
[0034]所述第一 PMOS管与第二 NMOS管的尺寸比范围为1/15?1/7 ；
[0035]所述第一 NMOS管与第二 PMOS管的尺寸比范围为1/15?1/7 ；
[0036]所述控制单元适于在使能信号为第一电平时控制所述第一 PMOS管、第一 NMOS管、第二 PMOS管和第二 NMOS管处于截止状态，在所述使能信号为第二电平且数据信号为第二电平时控制所述第一 PMOS管和第二 NMOS管处于导通状态且所述第一 NMOS管和第二 PMOS管处于截止状态，在所述使能信号为第二电平且数据信号为第一电平时控制所述第一 PMOS管和第二 NMOS管处于截止状态且第一 NMOS管和第二 PMOS管处于导通状态。
[0037]可选的，所述控制单元适于在使能信号为第一电平时控制所述第一 PMOS管、第一NMOS管、第二 PMOS管和第二 NMOS管处于截止状态，在所述使能信号为第二电平且数据信号为第二电平时控制所述第一 PMOS管和第二 NMOS管处于导通状态且所述第一 NMOS管和第二 PMOS管处于截止状态，在所述使能信号为第二电平且数据信号为第一电平时控制所述第一 PMOS管和第二 NMOS管处于截止状态且第一 NMOS管和第二 PMOS管处于导通状态。
[0038]可选的，所述控制单元包括:与运算单元、或运算单元、第一反相器和第二反相器;
[0039]所述与运算单元适于对数据信号和使能信号进行与运算处理，所述与运算单元的输出端连接所述第一反相器的输入端和第二 NMOS管的栅极；
[0040]所述或运算单元适于对所述数据信号和所述使能信号的反相信号进行或非运算处理，所述或运算单元的输出端连接所述第二反相器的输入端和第二 PMOS管的栅极；
[0041]所述第一反相器的输出端连接所述第一 PMOS管的栅极；
[0042]所述第二反相器的输出端连接所述第一 NMOS管的栅极。
[0043]可选的，所述与运算单元包括:与非门和第三反相器；
[0044]所述与非门的第一输入端适于输入所述使能信号，所述与非门的第二输入端适于输入所述数据信号，所述与非门的输出端连接所述第三反相器的输入端；
[0045]所述第三反相器的输出端连接所述第一反相器的输入端。
[0046]可选的，所述或运算单元包括:第四反相器、或非门和第五反相器；
[0047]所述第四反相器的输入端适于输入所述使能信号，所述第四反相器的输出端连接所述或非门的第一端；
[0048]所述或非门的第二输入端适于输入所述数据信号，所述或非门的输出端连接所述第五反相器的输入端；
[0049]所述第五反相器的输出端连接所述第二反相器的输入端。
[0050]可选的，所述输入输出电路还包括:输出端、第六反相器和第七反相器；
[0051]所述第六反相器的输入端连接所述第二 NMOS管的源极，所述第六反相器的输出端连接所述第七反相器的输入端；
[0052]所述第七反相器的输出端连接所述输出端。
[0053]本发明技术方案还提供一种液晶显示器的芯片系统，包括:主控芯片和驱动芯片;
[0054]所述驱动芯片包括:上述输入输出电路和逻辑部分电路，所述输入输出电路的驱动端连接所述主控芯片，所述输入输出电路的输出端连接所述驱动芯片的逻辑部分电路的输入端，所述驱动芯片的逻辑部分电路的输出端适于输出所述使能信号和数据信号。
[0055]本发明技术方案还提供一种输入输出电路的控制方法，所述输入输出电路包括:第一 PMOS管、第一 NMOS管、第二 PMOS管和第二 NMOS管，所述第一 PMOS管的源极和所述第二 NMOS管的漏极均适于输入电源电压，所述第一 NMOS管的源极和所述第二 PMOS管的漏极均适于输入地电压，所述第一 PMOS管的漏极连接所述第二 NMOS管的源极、第一 NMOS管的漏极和第二 PMOS管的源极，所述第一 PMOS管与第二 NMOS管的尺寸比范围为1/15?1/7，所述第一 NMOS管与第二 PMOS管的尺寸比范围为1/15?1/7，所述输入输出电路的控制方法包括:
[0056]控制所述第一 PMOS管、第一 NMOS管、第二 PMOS管和第二 NMOS管处于截止状态；
[0057]控制所述第一 PMOS管和第二 NMOS管处于导通状态且所述第一 NMOS管和第二PMOS管处于截止状态；
[0058]控制所述第一 PMOS管和第二 NMOS管处于截止状态且第一 NMOS管和第二 PMOS管处于导通状态。
[0059]本发明技术方案还提供一种输入输出电路的控制方法，所述输入输出电路包括:第一 PMOS管、第一 NMOS管、第二 PMOS管和第二 NMOS管，所述第一 PMOS管的源极适于输入电源电压，所述第一 NMOS管的源极适于输入地电压，所述第一 PMOS管的漏极连接所述第二NMOS管的漏极，所述第二 NMOS管的源极连接所述第二 PMOS管的源极，所述第二 PMOS管的漏极连接所述第一 NMOS管的漏极，所述第一 PMOS管与第二 NMOS管的尺寸比范围为1/15?1/7，所述第一 NMOS管与第二 PMOS管的尺寸比范围为1/15?1/7，所述输入输出电路的控制方法包括:
[0060]控制所述第一 PMOS管、第一 NMOS管、第二 PMOS管和第二 NMOS管处于截止状态；
[0061]控制所述第一 PMOS管和第二 NMOS管处于导通状态且所述第一 NMOS管和第二PMOS管处于截止状态；
[0062]控制所述第一 PMOS管和第二 NMOS管处于截止状态且第一 NMOS管和第二 PMOS管处于导通状态。
[0063]与现有技术相比，本发明技术方案的输入输出电路将现有输入输出电路中采用的大尺寸PMOS管和NMOS均拆分成合适比例的NMOS管和PMOS管，并利用小尺寸PMOS管和NMOS管承担输出电压上拉或下拉的最后阶段，防止了输出信号过冲问题，有效的避免了电磁干扰问题。并且，减小了寄生三极管的尺寸，输出电压抖动造成的衬底电压抖动也会显著减小，芯片更加的稳定。
【专利附图】
【附图说明】
[0064]图1是现有输入输出电路结构示意图；
[0065]图2是现有输入输出电路的输出信号波形示意图；
[0066]图3是现有输入输出电路中PMOS管的剖面图；
[0067]图4是现有输入输出电路中寄生三极管示意图；
[0068]图5是本发明实施例的输入输出电路一结构示意图；
[0069]图6是本发明实施例的输入输出电路的输出信号波形示意图；
[0070]图7是本发明实施例的输入输出电路另一结构示意图；
[0071]图8是本发明另一实施例的输入输出电路一结构示意图；
[0072]图9是本发明另一实施例的输入输出电路另一结构示意图。
【具体实施方式】
[0073]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0074]如图5所示，本发明实施例提供一种输入输出电路，包括:第一 PMOS管P1、第一NMOS管N1、第二 PMOS管P2、第二 NMOS管N2、驱动端DB和控制单元。所述控制单元包括:与运算单元1、或运算单元2、第一反相器INVl和第二反相器INV2。
[0075]所述第一 PMOS管Pl的源极和所述第二 NMOS管N2的漏极均适于输入电源电压VDD,所述第一 NMOS管NI的源极和所述第二 PMOS管P2的漏极均适于输入地电压GND，所述第一 PMOS管Pl的漏极连接所述第二 NMOS管N2的源极、第一 NMOS管NI的漏极、第二 PMOS管P2的源极和驱动端DB。
[0076]所述第一 PMOS管Pl与第二 NMOS管N2的尺寸比范围为1/15?1/7，所述第一NMOS管NI与第二 PMOS管P2的尺寸比范围为1/15?1/7。例如，所述第一 PMOS管Pl与第二 NMOS管N2的尺寸比范围为1/9，第一 NMOS管NI与第二 PMOS管P2的尺寸比范围也为1/9。
[0077]所述控制单元适于控制所述第一 PMOS管P1、第一 NMOS管N1、第二 PMOS管P2和第二 NMOS管N2处于截止状态，或者控制所述第一 PMOS管Pl和第二 NMOS管N2处于导通状态且所述第一 NMOS管NI和第二 PMOS管P2处于截止状态，或者控制所述第一 PMOS管Pl和第二 NMOS管N2处于截止状态且第一 NMOS管NI和第二 PMOS管P2处于导通状态。
[0078]具体的，所述控制单元适于在使能信号EN为第一电平时控制所述第一 PMOS管Pl、第一 NMOS管N1、第二 PMOS管P2和第二 NMOS管N2处于截止状态，在所述使能信号EN为第二电平且数据信号DATA为第二电平时控制所述第一 PMOS管Pl和第二 NMOS管N2管处于导通状态且所述第一 NMOS管NI和第二 PMOS管P2处于截止状态，在所述使能信号EN为第二电平且数据信号DATA为第一电平时控制所述第一 PMOS管Pl和第二 NMOS管N2处于截止状态且第一 NMOS管NI和第二 PMOS管P2处于导通状态。
[0079]在本实施例中，所述控制单元可以包括:与运算单元1、或运算单元2、第一反相器INVl和第二反相器INV2。所述与运算单元I适于对数据信号DATA和使能信号EN进行与运算处理，所述与运算单元I的输出端连接所述第一反相器INVl的输入端和第二 NMOS管N2的栅极。
[0080]所述或运算单元2适于对所述数据信号DATA和所述使能信号EN的反相信号进行或非运算处理，所述或运算单元2的输出端连接所述第二反相器INV2的输入端和第二PMOS管P2的栅极。
[0081]所述第一反相器INVl的输出端连接所述第一 PMOS管Pl的栅极，所述第二反相器INV2的输出端连接所述第一 NMOS管NI的栅极。
[0082]所述输出输入输出电路还可以包括:输出端D0UT。所述输出端DOUT连接所述第二 NMOS管N2的源极。
[0083]以下实施例均以第一电平为低电平信号“0”，第二电平为高电平信号“I”为例进行说明。
[0084]当使能信号EN = O时，所述输入输出电路处于输入模式:
[0085]无论Data = I或0，与运算单元I输出低电平信号至第二 NMOS管N2栅极，第一反相器INVl输出高电平信号至第一 PMOS管Pl栅极，或运算单元输出高电平信号至第二 PMOS管P2栅极，第二反相器INV2输出低电平信号至第一 NMOS管NI栅极，第一 PMOS管P1、第一NMOS管N1、第二 PMOS管P2和第二 NMOS管N2均处于截止状态；从驱动端DB输入的信号通过输出端DOUT输出。
[0086]当使能信号EN = I时，所述输入输出电路处于输出模式:
[0087]在Data= I时，与运算单元I输出高电平信号至第二 NMOS管N2栅极，第一反相器INVl输出低电平信号至第一 PMOS管Pl栅极，第一 PMOS管Pl和第二 NMOS管N2均处于导通状态；并且，或运算单元输出高电平信号至第二 PMOS管P2栅极，第二反相器INV2输出低电平信号至第一 NMOS管NI栅极，第一 NMOS管NI和第二 PMOS管P2均处于截止状态；
[0088]在Data = O时，与运算单元I输出低电平信号至第二 NMOS管N2栅极，第一反相器INVl输出高电平信号至第一 PMOS管Pl栅极，第一 PMOS管Pl和第二 NMOS管N2均处于截止状态；并且，或运算单元输出低电平信号至第二 PMOS管P2栅极，第二反相器INV2输出高电平信号至第一 NMOS管NI栅极，第一 NMOS管NI和第二 PMOS管P2均处于导通状态。
[0089]在本实施例的输出模式中，Data = I时，驱动端DB上的电压由低到高变化，初始阶段时，由于小尺寸的第一 PMOS管Pl和大尺寸的第二 NMOS管N2 (尺寸比范围为1/15?1/7)均处于导通状态，所以驱动端DB的电压快速上升。但是第二 NMOS管N2只能把驱动端DB驱动到电源电压VDD减一个阈值的幅度，即VDD-VTHl (VDD表示电源电压的电压值，VTHl表示第二 NMOS管N2的阈值电压值)，而VDD-VTHl到VDD阶段只能靠小尺寸的第一 PMOS管Pl驱动。由于第一 PMOS管Pl的尺寸很小，不会在驱动端DB上造成向上过冲的现象。
[0090]同理，当Data = 0，驱动端DB上的电压由高到低变化，初始阶段时，由于小尺寸的第一 NMOS管NI和大尺寸的第二 PMOS管P2(尺寸比范围为1/15?1/7)均处于导通状态，所以驱动端DB的电压快速下降。但由于第二 PMOS管P2只能把驱动端DB下拉到离地电压GND差一个阈值VTH2的电位(VTH2表示第二 PMOS管P2的阈值电压值)，VTH2到地电压GND只能靠第一 NMOS管NI来完成下拉。由于第一 NMOS管NI的尺寸很小，不会在驱动端DB上造成向下过冲的现象。
[0091]图6给出了本实施例输入输出电路在输出模式下，驱动端DB上输出信号的波形，由波形可以看出，输出信号不在有过冲现象，从而有效的避免了电磁干扰(EMI)问题。
[0092]同时，由于第一 PMOS管Pl尺寸较现有技术变小，寄生三极管的尺寸明显变小，所以在外界干扰下，驱动端DB抖动造成的衬底电压抖动也会显著减小，芯片更加的稳定。
[0093]如图7所示，本实施例所述的与运算单元I可以包括:与非门NAND和第三反相器INV3o
[0094]所述与非门NAND的第一输入端适于输入所述使能信号EN，所述与非门NAND的第二输入端适于输入所述数据信号DATA，所述与非门NAND的输出端连接所述第三反相器INV3的输入端。所述第三反相器INV3的输出端连接所述第一反相器INVl的输入端。
[0095]所述或运算单元2包括:第四反相器INV4、或非门NOR和第五反相器INV5。
[0096]所述第四反相器INV4的输入端适于输入所述使能信号EN，所述第四反相器INV4的输出端连接所述或非门NOR的第一端。所述或非门NOR的第二输入端适于输入所述数据信号DATA，所述或非门NOR的输出端连接所述第五反相器INV5的输入端。所述第五反相器INV5的输出端连接所述第二反相器INV2的输入端。
[0097]所述输入输出电路还可以包括:第六反相器INV6和第七反相器INV7。所述输出端DOUT通过串联的第六反相器INV6和第七反相器INV7连接第二 NMOS管N2的源极。具体的，所述第六反相器INV6的输入端连接所述第二 NMOS管N2的源极，所述第六反相器INV6的输出端连接所述第七反相器INV7的输入端，所述第七反相器INV7的输出端连接所述输出端DOUT。
[0098]如图8所示，本发明另一本实施还提供一种输入输出电路，所述输入输出电路包括:第一 PMOS管P1、第一 NMOS管N1、第二 PMOS管P2、第二 NMOS管N2、驱动端DB和控制单
J L.ο
[0099]所述第一 PMOS管Pl的源极适于输入电源电压VDD，所述第一 NMOS管NI的源极适于输入地电压GND，所述第一 PMOS管Pl的漏极连接所述第二 NMOS管N2的漏极，所述第二NMOS管N2的源极连接所述第二 PMOS管P2的源极和驱动端DB，所述第二 PMOS管P2的漏极连接所述第一 NMOS管NI的漏极。
[0100]所述第一 PMOS管Pl与第二 NMOS管N2的尺寸比范围为1/15?1/7，所述第一NMOS管NI与第二 PMOS管P2的尺寸比范围为1/15?1/7。例如，所述第一 PMOS管Pl与第二 NMOS管N2的尺寸比范围为1/9，第一 NMOS管NI与第二 PMOS管P2的尺寸比范围也为1/9。
[0101]所述控制单元适于在使能信号EN为第一电平时控制所述第一 PMOS管P1、第一NMOS管N1、第二 PMOS管P2和第二 NMOS管N2处于截止状态，在所述使能信号EN为第二电平且数据信号DATA为第二电平时控制所述第一 PMOS管Pl和第二匪OS管N2处于导通状态且所述第一 NMOS管NI和第二 PMOS管P2处于截止状态，在所述使能信号EN为第二电平且数据信号DATA为第一电平时控制所述第一 PMOS管Pl和第二 NMOS管N2处于截止状态且第一 NMOS管NI和第二 PMOS管P2处于导通状态。
[0102]具体的，所述控制单元适于在使能信号EN为第一电平时控制所述第一 PMOS管P1、第一 NMOS管N1、第二 PMOS管P2和第二 NMOS管N2处于截止状态，在所述使能信号EN为第二电平且数据信号DATA为第二电平时控制所述第一 PMOS管Pl和第二 NMOS管N2处于导通状态且所述第一 NMOS管NI和第二 PMOS管P2处于截止状态，在所述使能信号EN为第二电平且数据信号DATA为第一电平时控制所述第一 PMOS管Pl和第二 NMOS管N2处于截止状态且第一 NMOS管NI和第二 PMOS管P2处于导通状态。
[0103]在本实施例中，所述控制单元可以包括:与运算单元1、或运算单元2、第一反相器INVl和第二反相器INV2。
[0104]所述与运算单元I适于对数据信号DATA和使能信号EN进行与运算处理，所述与运算单元I的输出端连接所述第一反相器INVl的输入端和第二 NMOS管N2的栅极。
[0105]所述或运算单元2适于对所述数据信号DATA和所述使能信号EN的反相信号进行或非运算处理，所述或运算单元2的输出端连接所述第二反相器INV2的输入端和第二PMOS管P2的栅极。
[0106]所述第一反相器INVl的输出端连接所述第一 PMOS管Pl的栅极，所述第二反相器INV2的输出端连接所述第一 NMOS管NI的栅极。
[0107]所述输出输入输出电路还可以包括:和输出端D0UT。输出端DOUT连接所述第二NMOS管N2的源极。
[0108]当使能信号EN = O时，所述输入输出电路处于输入模式:
[0109]无论Data = I或0，与运算单元I输出低电平信号至第二 NMOS管N2栅极，第一反相器INVl输出高电平信号至第一 PMOS管Pl栅极，或运算单元输出高电平信号至第二 PMOS管P2栅极，第二反相器INV2输出低电平信号至第一 NMOS管NI栅极，第一 PMOS管P1、第一NMOS管N1、第二 PMOS管P2和第二 NMOS管N2均处于截止状态；从驱动端DB输入的信号通过输出端DOUT输出。
[0110]当使能信号EN = I时，所述输入输出电路处于输出模式:
[0111]在Data = I时，与运算单元I输出高电平信号至第二 NMOS管N2栅极，第一反相器INVl输出低电平信号至第一 PMOS管Pl栅极，第一 PMOS管Pl和第二 NMOS管N2均处于导通状态；并且，或运算单元输出高电平信号至第二 PMOS管P2栅极，第二反相器INV2输出低电平信号至第一 NMOS管NI栅极，第一 NMOS管NI和第二 PMOS管P2均处于截止状态；
[0112]在Data = O时，与运算单元I输出低电平信号至第二 NMOS管N2栅极，第一反相器INVl输出高电平信号至第一 PMOS管Pl栅极，第一 PMOS管Pl和第二 NMOS管N2均处于截止状态；并且，或运算单元输出低电平信号至第二 PMOS管P2栅极，第二反相器INV2输出高电平信号至第一 NMOS管NI栅极，第一 NMOS管NI和第二 PMOS管P2均处于导通状态。
[0113]与上一实施例类似的，在本实施例的输出模式中，无论是Data = I或0，均由尺寸很小的第一 PMOS管Pl和第一 NMOS管NI承担最后的电压上拉或下拉，所以不会在驱动端DB上造成向上或下过冲的现象。同样，寄生三极管的尺寸明显变小，所以在外界干扰下，驱动端DB抖动造成的衬底电压抖动也会显著减小，芯片更加的稳定。
[0114]如图9所示，所述与运算单元I包括:与非门NAND和第三反相器INV3。
[0115]所述与非门NAND的第一输入端适于输入所述使能信号EN，所述与非门NAND的第二输入端适于输入所述数据信号DATA，所述与非门NAND的输出端连接所述第三反相器INV3的输入端；所述第三反相器INV3的输出端连接所述第一反相器INVl的输入端。
[0116]所述或运算单元2包括:第四反相器INV4、或非门NOR和第五反相器INV5。
[0117]所述第四反相器INV4的输入端适于输入所述使能信号EN，所述第四反相器INV4的输出端连接所述或非门NOR的第一端；所述或非门NOR的第二输入端适于输入所述数据信号DATA，所述或非门NOR的输出端连接所述第五反相器INV5的输入端；所述第五反相器INV5的输出端连接所述第二反相器INV2的输入端。
[0118]所述的输入输出电路还包括:第六反相器INV6和第七反相器INV7。所述输出端DOUT通过串联的第六反相器INV6和第七反相器INV7连接第二 NMOS管N2的源极。具体的，所述第六反相器INV6的输入端连接所述第二 NMOS管N2的源极，所述第六反相器INV6的输出端连接所述第七反相器INV7的输入端，所述第七反相器INV7的输出端连接所述输出端DOUT。
[0119]本发明实施例还提供一种液晶显示器的芯片系统，包括:主控芯片和驱动芯片。
[0120]所述驱动芯片包括:上述实施例的输入输出电路和逻辑部分电路，所述输入输出电路的驱动端DB连接所述主控芯片，所述输入输出电路的输出端DOUT连接所述驱动芯片的逻辑部分电路的输入端，所述驱动芯片的逻辑部分电路的输出端适于输出所述使能信号EN和数据信号DATA。关于主控芯片和驱动芯片的其他部分【具体实施方式】可以参考现有技术，此处不再赘述。
[0121]本发明实施例还提供一种输入输出电路的控制方法，所述输入输出电路包括:第一PMOS管P1、第一 NMOS管N1、第二 PMOS管P2、第二 NMOS管N2，所述第一 PMOS管Pl的源极和所述第二 NMOS管N2的漏极均适于输入电源电压VDD，所述第一 NMOS管NI的源极和所述第二 PMOS管P2的漏极均适于输入地电压GND，所述第一 PMOS管Pl的漏极连接所述第二 NMOS管N2的源极、第一 NMOS管NI的漏极、第二 PMOS管P2的源极，所述第一 PMOS管Pl与第二 NMOS管N2的尺寸比范围为1/15?1/7，所述第一 NMOS管NI与第二 PMOS管P2的尺寸比范围为1/15?1/7，所述输入输出电路的控制方法包括:
[0122]控制所述第一 PMOS管P1、第一 NMOS管N1、第二 PMOS管P2和第二 NMOS管N2管处于截止状态；
[0123]控制所述第一 PMOS管Pl和第二 NMOS管N2处于导通状态且所述第一 NMOS管NI和第二 PMOS管P2处于截止状态；
[0124]控制所述第一 PMOS管Pl和第二 NMOS管N2处于截止状态且第一 NMOS管NI和第二PMOS管P2处于导通状态。
[0125]本发明实施例还提供一种输入输出电路的控制方法，所述输入输出电路包括:第一PMOS管P1、第一 NMOS管N1、第二 PMOS管P2、第二 NMOS管N2，所述第一 PMOS管Pl的源极适于输入电源电压VDD，所述第一 NMOS管NI的源极适于输入地电压GND，所述第一 PMOS管Pl的漏极连接所述第二 NMOS管N2的漏极，所述第二 NMOS管N2的源极连接所述第二 PMOS管P2的源极，所述第二 PMOS管P2的漏极连接所述第一 NMOS管NI的漏极，所述第一 PMOS管Pl与第二 NMOS管N2的尺寸比范围为1/15?1/7，所述第一 NMOS管NI与第二 PMOS管P2的尺寸比范围为1/15?1/7，所述输入输出电路的控制方法包括:
[0126]控制所述第一 PMOS管P1、第一 NMOS管N1、第二 PMOS管P2和第二 NMOS管N2处于截止状态；
[0127]控制所述第一 PMOS管Pl和第二 NMOS管N2处于导通状态且所述第一 NMOS管NI和第二 PMOS管P2处于截止状态；
[0128]控制所述第一 PMOS管Pl和第二 NMOS管N2处于截止状态且第一 NMOS管NI和第二PMOS管P2处于导通状态。
[0129]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种输入输出电路，其特征在于，包括:第一 PMOS管、第一 NMOS管、第二 PMOS管、第二 NMOS管、驱动端和控制单元； 所述第一 PMOS管的源极和所述第二 NMOS管的漏极均适于输入电源电压，所述第一NMOS管的源极和所述第二 PMOS管的漏极均适于输入地电压，所述第一 PMOS管的漏极连接所述第二 NMOS管的源极、第一 NMOS管的漏极、第二 PMOS管的源极和驱动端； 所述第一 PMOS管与第二 NMOS管的尺寸比范围为1/15?1/7 ； 所述第一 NMOS管与第二 PMOS管的尺寸比范围为1/15?1/7 ； 所述控制单元适于控制所述第一 PMOS管、第一 NMOS管、第二 PMOS管和第二 NMOS管处于截止状态，或者控制所述第一 PMOS管和第二 NMOS管处于导通状态且所述第一 NMOS管和第二 PMOS管处于截止状态，或者控制所述第一 PMOS管和第二 NMOS管处于截止状态且第一NMOS管和第二 PMOS管处于导通状态。
2.如权利要求1所述的输入输出电路，其特征在于，所述控制单元适于在使能信号为第一电平时控制所述第一 PMOS管、第一 NMOS管、第二 PMOS管和第二 NMOS管处于截止状态，在所述使能信号为第二电平且数据信号为第二电平时控制所述第一 PMOS管和第二 NMOS管处于导通状态且所述第一 NMOS管和第二 PMOS管处于截止状态，在所述使能信号为第二电平且数据信号为第一电平时控制所述第一 PMOS管和第二 NMOS管处于截止状态且第一 NMOS管和第二 PMOS管处于导通状态。
3.如权利要求2所述的输入输出电路，其特征在于，所述控制单元包括:与运算单元、或运算单元、第一反相器和第二反相器； 所述与运算单元适于对所述数据信号和使能信号进行与运算处理，所述与运算单元的输出端连接所述第一反相器的输入端和第二 NMOS管的栅极； 所述或运算单元适于对所述数据信号和所述使能信号的反相信号进行或非运算处理，所述或运算单元的输出端连接所述第二反相器的输入端和第二 PMOS管的栅极； 所述第一反相器的输出端连接所述第一 PMOS管的栅极； 所述第二反相器的输出端连接所述第一 NMOS管的栅极。
4.如权利要求3所述的输入输出电路，其特征在于，所述与运算单元包括:与非门和第三反相器； 所述与非门的第一输入端适于输入所述使能信号，所述与非门的第二输入端适于输入所述数据信号，所述与非门的输出端连接所述第三反相器的输入端； 所述第三反相器的输出端连接所述第一反相器的输入端。
5.如权利要求3所述的输入输出电路，其特征在于，所述或运算单元包括:第四反相器、或非门和第五反相器； 所述第四反相器的输入端适于输入所述使能信号，所述第四反相器的输出端连接所述或非门的第一端； 所述或非门的第二输入端适于输入所述数据信号，所述或非门的输出端连接所述第五反相器的输入端； 所述第五反相器的输出端连接所述第二反相器的输入端。
6.如权利要求1至5任一权利要求所述的输入输出电路，其特征在于，还包括:输出端、第六反相器和第七反相器； 所述第六反相器的输入端连接所述第二 NMOS管的源极，所述第六反相器的输出端连接所述第七反相器的输入端； 所述第七反相器的输出端连接所述输出端。
7.一种液晶显示器的芯片系统，其特征在于，包括:主控芯片和驱动芯片； 所述驱动芯片包括:权利要求6所述的输入输出电路和逻辑部分电路，所述输入输出电路的驱动端连接所述主控芯片，所述输入输出电路的输出端连接所述驱动芯片的逻辑部分电路的输入端，所述驱动芯片的逻辑部分电路的输出端适于输出所述使能信号和数据信号。
8.一种输入输出电路，其特征在于，包括:第一 PMOS管、第一 NMOS管、第二 PMOS管、第二 NMOS管、驱动端和控制单元； 所述第一 PMOS管的源极适于输入电源电压，所述第一 NMOS管的源极适于输入地电压，所述第一 PMOS管的漏极连接所述第二 NMOS管的漏极，所述第二 NMOS管的源极连接所述第二 PMOS管的源极和驱动端，所述第二 PMOS管的漏极连接所述第一 NMOS管的漏极； 所述第一 PMOS管与第二 NMOS管的尺寸比范围为1/15?1/7 ； 所述第一 NMOS管与第二 PMOS管的尺寸比范围为1/15?1/7 ； 所述控制单元适于在使能信号为第一电平时控制所述第一 PMOS管、第一 NMOS管、第二PMOS管和第二 NMOS管处于截止状态，在所述使能信号为第二电平且数据信号为第二电平时控制所述第一 PMOS管和第二 NMOS管处于导通状态且所述第一匪OS管和第二 PMOS管处于截止状态，在所述使能信号为第二电平且数据信号为第一电平时控制所述第一 PMOS管和第二 NMOS管处于截止状态且第一 NMOS管和第二 PMOS管处于导通状态。
9.如权利要求8所述的输入输出电路，其特征在于，所述控制单元适于在使能信号为第一电平时控制所述第一 PMOS管、第一 NMOS管、第二 PMOS管和第二 NMOS管处于截止状态，在所述使能信号为第二电平且数据信号为第二电平时控制所述第一 PMOS管和第二 NMOS管处于导通状态且所述第一 NMOS管和第二 PMOS管处于截止状态，在所述使能信号为第二电平且数据信号为第一电平时控制所述第一 PMOS管和第二 NMOS管处于截止状态且第一 NMOS管和第二 PMOS管处于导通状态。
10.如权利要求9所述的输入输出电路，其特征在于，所述控制单元包括:与运算单元、或运算单元、第一反相器和第二反相器； 所述与运算单元适于对数据信号和使能信号进行与运算处理，所述与运算单元的输出端连接所述第一反相器的输入端和第二 NMOS管的栅极； 所述或运算单元适于对所述数据信号和所述使能信号的反相信号进行或非运算处理，所述或运算单元的输出端连接所述第二反相器的输入端和第二 PMOS管的栅极； 所述第一反相器的输出端连接所述第一 PMOS管的栅极； 所述第二反相器的输出端连接所述第一 NMOS管的栅极。
11.如权利要求10所述的输入输出电路，其特征在于，所述与运算单元包括:与非门和第三反相器； 所述与非门的第一输入端适于输入所述使能信号，所述与非门的第二输入端适于输入所述数据信号，所述与非门的输出端连接所述第三反相器的输入端； 所述第三反相器的输出端连接所述第一反相器的输入端。
12.如权利要求10所述的输入输出电路，其特征在于，所述或运算单元包括:第四反相器、或非门和第五反相器； 所述第四反相器的输入端适于输入所述使能信号，所述第四反相器的输出端连接所述或非门的第一端； 所述或非门的第二输入端适于输入所述数据信号，所述或非门的输出端连接所述第五反相器的输入端； 所述第五反相器的输出端连接所述第二反相器的输入端。
13.如权利要求8至12任一权利要求所述的输入输出电路，其特征在于，还包括:输出端、第六反相器和第七反相器； 所述第六反相器的输入端连接所述第二 NMOS管的源极，所述第六反相器的输出端连接所述第七反相器的输入端； 所述第七反相器的输出端连接所述输出端。
14.一种液晶显示器的芯片系统，其特征在于，包括:主控芯片和驱动芯片； 所述驱动芯片包括:权利要求13所述的输入输出电路和逻辑部分电路，所述输入输出电路的驱动端连接所述主控芯片，所述输入输出电路的输出端连接所述驱动芯片的逻辑部分电路的输入端，所述驱动芯片的逻辑部分电路的输出端适于输出所述使能信号和数据信号。
15.一种输入输出电路的控制方法，其特征在于，所述输入输出电路包括:第一 PMOS管、第一 NMOS管、第二 PMOS管和第二 NMOS管，所述第一 PMOS管的源极和所述第二 NMOS管的漏极均适于输入电源电压，所述第一 NMOS管的源极和所述第二 PMOS管的漏极均适于输入地电压，所述第一 PMOS管的漏极连接所述第二 NMOS管的源极、第一 NMOS管的漏极和第二 PMOS管的源极，所述第一 PMOS管与第二 NMOS管的尺寸比范围为1/15?1/7，所述第一NMOS管与第二 PMOS管的尺寸比范围为1/15?1/7，所述输入输出电路的控制方法包括: 控制所述第一 PMOS管、第一 NMOS管、第二 PMOS管和第二 NMOS管处于截止状态； 控制所述第一 PMOS管和第二 NMOS管处于导通状态且所述第一 NMOS管和第二 PMOS管处于截止状态； 控制所述第一 PMOS管和第二 NMOS管处于截止状态且第一 NMOS管和第二 PMOS管处于导通状态。
16.—种输入输出电路的控制方法，其特征在于，所述输入输出电路包括:第一 PMOS管、第一 NMOS管、第二 PMOS管和第二 NMOS管，所述第一 PMOS管的源极适于输入电源电压，所述第一 NMOS管的源极适于输入地电压，所述第一 PMOS管的漏极连接所述第二 NMOS管的漏极，所述第二 NMOS管的源极连接所述第二 PMOS管的源极，所述第二 PMOS管的漏极连接所述第一 NMOS管的漏极，所述第一 PMOS管与第二 NMOS管的尺寸比范围为1/15?1/7，所述第一 NMOS管与第二 PMOS管的尺寸比范围为1/15?1/7，所述输入输出电路的控制方法包括: 控制所述第一 PMOS管、第一 NMOS管、第二 PMOS管和第二 NMOS管处于截止状态； 控制所述第一 PMOS管和第二 NMOS管处于导通状态且所述第一 NMOS管和第二 PMOS管处于截止状态； 控制所述第一 PMOS管和第二 NMOS管处于截止状态且第一 NMOS管和第二 PMOS管处于导通状态。
【文档编号】G09G3/36GK104485083SQ201410857343
【公开日】2015年4月1日 申请日期:2014年12月30日 优先权日:2014年12月30日
【发明者】王富中 申请人:格科微电子（上海）有限公司