移位寄存器、驱动方法、栅极驱动电路的制作方法
【专利摘要】本发明提供了一种移位寄存器、一种驱动方法以及一种栅极驱动电路，该移位寄存器，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第一存储电容以及第二存储电容，通过各晶体管的配合驱动，在应用于栅极驱动电路实现逐行扫描的功能时，可以使得相邻两个像素行对应的移位寄存器直接级联，而不需要在各像素行对应的移位寄存器后面添加反相器，从而在应用于栅极驱动电路时，减少了栅极驱动电路中晶体管的数量，缩小了栅极驱动电路的版图面积，有利于窄边框的优化。
【专利说明】移位寄存器、驱动方法、栅极驱动电路
【技术领域】
[0001]本发明涉及驱动【技术领域】，尤其涉及一种移位寄存器、一种驱动方法以及一种栅极驱动电路。
【背景技术】
[0002]现有技术中的显示面板通常包括多个像素行和多个像素列交叉构成的像素单元，在显示时，其驱动方法通常为利用栅极驱动电路逐行扫描，即逐行为所述多个像素行中的各像素行提供驱动信号。又由于现有技术中的栅极驱动电路为低电平触发，如图1所示，现有技术中的栅极驱动电路为了实现其逐行扫描的功能，通常包括移位寄存器部分34和反相器部分36，即需要在各像素行对应的移位寄存器后面加入三个级联的反相器，导致所述栅极驱动电路中的晶体管数量较多，所占版图面积较大，不利于窄边框的优化。
【发明内容】
[0003]为解决上述技术问题，本发明实施例提供了一种移位寄存器、一种驱动方法以及一种栅极驱动电路，从而减少所述栅极驱动电路中晶体管的数量，缩小所述栅极驱动电路的版图面积，以利于窄边框的优化。
[0004]为解决上述问题，本发明实施例提供了如下技术方案:
[0005]一种移位寄存器，包括:第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第一存储电容以及第二存储电容，其中，
[0006]所述第一晶体管由第一节点的电压控制，用于传输第一参考电压至所述移位寄存器的输出端；
[0007]所述第二晶体管由第二节点的电压控制，用于传输第二参考电压至所述输出端，所述第二参考电压小于所述第一参考电压；
[0008]所述第三晶体管由第一时钟信号控制，用于传输所述第一参考电压至所述第一节占.V，
[0009]所述第四晶体管由第三节点的电压控制，用于传输第二时钟信号至所述第一节占.V，
[0010]所述第五晶体管由所述第一时钟信号控制，用于传输控制信号至所述第二节点；
[0011]所述第六晶体管由所述第一时钟信号控制，用于传输输入信号至第四节点；
[0012]所述第七晶体管由所述第四节点的电压控制，用于传输所述第一参考电压至所述第三节点；
[0013]所述第八晶体管由所述第一时钟信号控制，用于传输第五节点的电压至所述第三节点；
[0014]所述第九晶体管由所述第二参考电压控制，用于传输所述第二参考电压至所述第五节点；
[0015]所述第一存储电容的一个极板输入所述第四节点的电压，另一个极板输入所述第一参考电压；
[0016]所述第二存储电容的一个极板输入所述第二节点的电压，另一个极板输入所述输出端的电压。
[0017]一种驱动方法，用于上述的移位寄存器，其特征在于，所述控制信号为所述第一时钟信号或所述第二参考电压，该驱动方法包括:
[0018]在第一时刻，提供第一电平的输入信号、第二电平的第一时钟信号以及第一电平的第二时钟信号，所述第一电平大于所述第二电平，使得所述第五晶体管、第六晶体管、第八晶体管以及第九晶体管导通；由于所述第八晶体管与第九晶体管导通，所述第二参考电压传输至所述第三节点，使得所述第四晶体管导通，将第一电平的第二时钟信号传输至所述第一节点，使得所述第一晶体管截止；由于所述第六晶体管导通，使得所述第一电平的输入信号传输至所述第四节点，为所述第一存储电容充电；由于所述第五晶体管导通，将所述控制信号传输至所述第二节点使得所述第二晶体管导通，通过所述第二晶体管将所述第二参考电压传输至所述输出端输出；
[0019]在第二时刻，提供所述第二电平的输入信号、所述第一电平的第一时钟信号以及所述第二电平的第二时钟信号，由于所述第三节点为第二电平，使得所述第四晶体管导通，所述第二电平的第二时钟信号通过所述第四晶体管传输至所述第一节点，进而使得所述第一晶体管导通，通过所述第一晶体管将所述第一参考电压传输至所述输出端输出；
[0020]在第三时刻，提供所述第二电平的输入信号、所述第二电平的第一时钟信号以及所述第一电平的第二时钟信号，使得所述第五晶体管导通，所述第二电平的控制信号通过所述第五晶体管传输至所述第二节点，进而使得所述第二晶体管导通，同时，所述第二存储电容通过耦合作用控制所述第二晶体管导通，通过所述第二晶体管将所述第二参考电压传输至所述输出端输出；
[0021]在第四时刻，提供所述第二电平的输入信号、所述第一电平的第一时钟信号以及所述第二电平的所述第二时钟信号，由于所述第二节点通过所述第二存储电容存储第二电平，使得第二晶体管导通，通过所述第二晶体管将所述第二参考电压传输至所述输出端输出。
[0022]一种栅极驱动电路，包括:N个级联的移位寄存器；所述N个级联的移位寄存器包括第I级移位寄存器-第N级移位寄存器；
[0023]其中，N为大于2的正整数；所述移位寄存器为权利要求1-7任一项所述的移位寄存器。
[0024]与现有技术相比，上述技术方案具有以下优点:
[0025]本发明实施例所提供的移位寄存器，包括:第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第一存储电容以及第二存储电容，采用高电平触发，并通过各晶体管的配合驱动，在应用于栅极驱动电路实现逐行扫描的功能时，使得相邻两个像素行对应的移位寄存器直接级联，逐级传递高电平信号，直接触发，而不需要在各像素行对应的移位寄存器后面添加反相器，从而在应用于栅极驱动电路时，减少了栅极驱动电路中晶体管的数量，缩小了栅极驱动电路的版图面积，有利于窄边框的优化。
【专利附图】
【附图说明】
[0026]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0027]图1为现有技术中栅极驱动电路的电路结构示意图；
[0028]图2为本发明实施例所提供的移位寄存器的电路结构示意图；
[0029]图3为本发明另一实施例所提供的移位寄存器的电路结构示意图；
[0030]图4为本发明又一实施例所提供的移位寄存器的电路结构示意图；
[0031]图5为本发明实施例所提供的驱动方法时序图；
[0032]图6为本发明实施例所提供的栅极驱动电路的结构示意图。
【具体实施方式】
[0033]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0034]本发明实施例提供了一种移位寄存器，如图2所示，该移位寄存器包括:第一晶体管Ml、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第一存储电容Cl以及第二存储电容C2。其中，第一晶体管Ml由第一节点NI的电压控制，用于传输第一参考电压VGH至移位寄存器的输出端OUT ;第二晶体管M2由第二节点N2的电压控制，用于传输第二参考电压VGL至移位寄存器的输出端OUT，第二参考电压VGL小于第一参考电压VGH ;第三晶体管M3由第一时钟信号CLK控制，用于传输第一参考电压VGH至第一节点NI ;第四晶体管M4由第三节点N3的电压控制，用于传输第二时钟信号XCLK至第一节点NI ;第五晶体管M5由第一时钟信号CLK控制，用于传输控制信号至第二节点N2 ;第六晶体管M6由第一时钟信号CLK控制，用于传输输入信号IN至第四节点N4 ;第七晶体管M7由第四节点N4的电压控制，用于传输第一参考电压VGH至第三节点N3 ;第八晶体管M8由第一时钟信号CLK控制，用于传输第五节点N5的电压至第三节点N3 ;第一存储电容Cl的一个极板输入第四节点N4的电压，另一个极板输入第一参考电压VGH ;第二存储电容C2的一个极板输入第二节点N2的电压，另一个极板输入输出端OUT的电压。
[0035]具体的，在上述实施例的基础上，在本发明的一个实施例中，第一晶体管Ml的栅极电连接第一节点NI，其第一电极输入第一参考电压VGH，其第二电极电连接输出端OUT ；第二晶体管M2的栅极电连接第二节点N2，其第一电极电连接输出端OUT，其第二电极输入第二参考电压VGL ;第三晶体管M3的栅极输入第一时钟信号CLK，其第一电极输入第一参考电压VGH，其第二电极电连接第一节点NI ;第四晶体管M4的栅极电连接第三节点N3，其第一电极电连接第一节点NI，其第二电极输入第二时钟信号XCLK ;第五晶体管M5的栅极输入第一时钟信号CLK，其第一电极电连接第二节点N2，其第二电极输入控制信号；第六晶体管M6的栅极输入第一时钟信号CLK，其第一电极电连接第四节点N4，其第二电极输入输入信号IN ;第七晶体管M7的栅极电连接第四节点N4，其第一电极输入第一参考电压VGH，其第二电极电连接第三节点N3 ;第八晶体管M8的栅极输入第一时钟信号CLK，其第一电极电连接第三节点N3，其第二电极电连接第五节点N5 ;第九晶体管M9的栅极输入第二参考电压VGL,其第一电极电连接第五节点N5，其第二电极输入第二参考电压VGL ;第一存储电容Cl的一个极板电连接第四节点N4，另一个极板电连接第七晶体管M7的第一电极；第二存储电容C2的一个极板电连接第二节点N2，另一个极板电连接输出端OUT。
[0036]在上述实施例的基础上，在本发明的一个优选实施例中，如图2所示，控制信号为第一时钟信号CLK，第五晶体管M5的第二电极输入第一时钟信号CLK ;在本发明的另一个优选实施例中，如图3所示，控制信号为第二参考电压VGL，第五晶体管M5的第二电极输入第二参考电压VGL，本发明对此并不做限定，具体视情况而定。
[0037]在上述任一实施例的基础上，在本发明的一个实施例中，如图4所示，移位寄存器还包括第十晶体管M10。在本实施例中，第十晶体管MlO由第一节点NI的电压控制，用于传输第一参考电压VGH至第二节点N2。
[0038]具体的，在上述实施例的基础上，在本发明的一个实施例中，第十晶体管MlO的栅极电连接第一节点NI，其第一电极输入第一参考电压VGH，其第二电极电连接第二节点N2。
[0039]需要说明的是，在上述任一实施例的基础上，在本发明的一个优选实施例中，第一时钟信号CLK与第二时钟信号XCLK均具有多个交替的第一电平和第二电平，第一电平为第一参考电压VGH，第二电平为第二参考电压VGL。
[0040]还需要说明的是，在本发明实施例中，移位寄存器中的各晶体管优选为P型晶体管，但本发明对此并不做限定，在本发明的其他实施例中，移位寄存器中的各晶体管还可以均为N型晶体管或部分为N型晶体管，部分为P型晶体管，具体视情况而定。
[0041]本发明实施例所提供的移位寄存器可以利用高电平进行触发，并通过各晶体管的配合驱动，在应用于栅极驱动电路实现逐行扫描的功能时，使得相邻两个像素行对应的移位寄存器直接级联，逐级传递高电平信号，直接触发，而不需要在各像素行对应的移位寄存器后面添加反相器，减少了栅极驱动电路中晶体管的数量，缩小了栅极驱动电路的版图面积，有利于窄边框的优化。
[0042]相应的，本发明实施例还提供了一种驱动方法，用于驱动上述任一实施例所提供的移位寄存器，控制信号为第一时钟信号CLK或第二参考电压VGL，该驱动方法包括:
[0043]在第一时刻，提供第一电平的输入信号IN、第二电平的第一时钟信号CLK以及第一电平的第二时钟信号XCLK，第一电平大于第二电平，使得第五晶体管M5、第六晶体管M6、第八晶体管M8以及第九晶体管M9导通；由于第八晶体管M8与第九晶体管M9导通，第二参考电压VGL传输至第三节点N3，使得第四晶体管M4导通，将第一电平的第二时钟信号XCLK传输至第一节点NI，使得第一晶体管Ml截止；由于第六晶体管M6导通，使得第一电平的输入信号IN传输至第四节点N4，为第一存储电容Cl充电；由于第五晶体管M5导通，将控制信号传输至第二节点N2使得第二晶体管M2导通，通过第二晶体管M2将第二参考电压VGL传输至输出端OUT输出；
[0044]在第二时刻，提供第二电平的输入信号IN、第一电平的第一时钟信号CLK以及第二电平的第二时钟信号XCLK，由于第三节点N3为第二电平，使得第四晶体管M4导通，第二电平的第二时钟信号XCLK通过第四晶体管M4传输至第一节点NI，进而使得第一晶体管Ml导通，通过第一晶体管Ml将第一参考电压VGH传输至输出端OUT输出；
[0045]在第三时刻，提供第二电平的输入信号IN、第二电平的第一时钟信号CLK以及第一电平的第二时钟信号XCLK，使得第五晶体管M5导通，第二电平的控制信号通过第五晶体管M5传输至第二节点N2，进而使得第二晶体管M2导通，同时，第二存储电容C2通过耦合作用控制第二晶体管M2导通，通过第二晶体管M2将第二参考电压VGL传输至输出端OUT输出；
[0046]在第四时刻，提供第二电平的输入信号IN、第一电平的第一时钟信号CLK以及第二电平的第二时钟信号XCLK，由于第二节点N2通过第二存储电容C2存储第二电平，使得第二晶体管M2导通，通过第二晶体管M2将第二参考电压VGL传输至输出端OUT输出。
[0047]在上述实施例的基础上，在本发明的一个实施例中，第一电平为第一参考电压VGH,第二电平为第二参考电压VGL，优选的，第一参考电压VGH为高电平，第二参考电压VGL为低电平，但本发明对此并不做限定，具体视情况而定。
[0048]优选的，在上述任一实施例的基础上，在本发明的一个实施例中，第七晶体管M7的沟道宽长比大于第九晶体管M9的沟道宽长比，使得第七晶体管M7和第九晶体管M9均导通时，第七晶体管M7的导通速度大于第九晶体管M9的导通速度；第七晶体管M7和第九晶体管M9均截止时，第七晶体管M7的截止速度大于第九晶体管M9的截止速度。
[0049]在上述实施例的基础上，在本发明的另一个实施例中，第一晶体管Ml的沟道宽长比大于第二晶体管M2的沟道宽长比，使得第一晶体管Ml和第二晶体管M2均导通时，第一晶体管Ml的导通速度大于第二晶体管的导通速度M2，第一晶体管Ml和第二晶体管M2均截止时，第一晶体管Ml的截止速度大于第二晶体管的截止速度M2。
[0050]还需要说明的是，在本发明实施例中，移位寄存器中的各晶体管可以均为P型晶体管，也可以为均为N型晶体管，还可以部分为P型晶体管，部分为N型晶体管，本发明对此并不做限定，具体视情况而定。
[0051]下面以移位寄存器中的各晶体管均为P型晶体管，第一参考电压VGH为高电平，第二参考电压VGL为低电平为例，对本发明实施例所提供的驱动方法进行具体说明。
[0052]如图2和图5所示，其中，图2为本发明一个实施例所提供的移位寄存器的电路结构示意图，图5为本发明一个实施例所提供的驱动方法的时序图。
[0053]在第一时刻，输入信号IN为高电平，第一时钟信号CLK为低电平，第二时钟信号XCLK为高电平。由图2可知，第九晶体管M9的栅极始终为低电平，且移位寄存器中各晶体管均为P型晶体管，即低电平导通，故第九晶体管M9始终保持导通状态，而第一时钟信号CLK控制第八晶体管M8的栅极端，即低电平导通，故在第一时钟信号CLK为低电平时，第八晶体管M8导通，将第九晶体管M9第二电极输入的第二参考电压VGL传输至第三节点N3，使得第三节点N3为低电平。又由于第三节点N3的电压控制第四晶体管M4的栅极，而第三节点N3的电压为低电平，所以第四晶体管M4导通，将第二时钟信号XCLK传输至第一节点NI，由于第二时钟信号XCLK为高电平，故第一节点NI为高电平，而第一节点NI控制第一晶体管Ml的栅极，所以第一晶体管Ml截止。
[0054]由于第一时钟信号CLK为低电平，而第一时钟信号CLK控制第五晶体管M5、第六晶体管M6和第三晶体管M3的栅极，所以，在第一时刻，第六晶体管M6导通，将输入信号IN传输至第四节点N4，使得第四节点N4在第一时刻为高电平，第五晶体管M5导通，将第一时钟信号CLK传输至第二节点N2，使得第二节点N2为低电平，而第二节点N2控制第二晶体管M2的栅极，故在第一时刻，第二晶体管M2导通，将其第二电极输入的第二参考电压VGL传输至输出端OUT，使得移位寄存器输出低电平。
[0055]在第二时刻，输入信号IN为低电平，第一时钟信号CLK为高电平，第二时钟信号XCLK为低电平。此时，由于第一时钟信号CLK为高电平，故第八晶体管M8、第五晶体管M5、第六晶体管M6和第三晶体管M3均截止。又由于在第一时刻，所述第四节点为第一电平，第二时刻，所述第六晶体管M6截止，所述第一存储电容Cl使得所述第四节点维持第一时刻的第一电平，所述第七晶体管M7截止，第三节点N3维持第一时刻的低电平，故第四晶体管M4导通，其第二电极输入的第二时钟信号XCLK传输至第一节点NI，而在第二时刻，第二时钟信号XCLK为低电平，故第一节点NI为低电平，第一晶体管Ml导通，将其第一电极输入的第一参考电压VGH传输至输出端OUT，使得移位寄存器输出高电平；而输出端OUT与第二存储电容C2的一个极板电连接，从而可以通过第二存储电容C2与输出端OUT的公共端的高电平，使得第二存储电容C2与第二晶体管M2的公共端(即第二节点N2)也为高电平，进而迅速关断第二晶体管M2。
[0056]在第三时刻，输入信号IN为低电平，第一时钟信号CLK为低电平，第二时钟信号XCLK为高电平。由于第一时钟信号CLK为低电平，第六晶体管M6导通，将其第二电极输入的输入信号IN传输至第四节点N4，使得第四节点N4为低电平，第七晶体管M7导通，将第七晶体管M7第一电极输入的第一参考电压VGH传输至第三节点N3，第八晶体管M8也导通，将第二参考电压VGL传输至第三节点N3，而在本实施例中，由于第七晶体管M7的沟道宽长比大于第九晶体管M9的沟道宽长比，所以第七晶体管M7比第九晶体管M9先导通，故在第三时刻，第三节点N3为第一参考电压VGH，为高电平；第三晶体管M3导通，使其第一电极输入的第一参考电压VGH传输至第一节点NI，使得第一节点NI为高电平，第一晶体管Ml截止；第五晶体管M5导通，将其第二电极输入的第二参考电压VGL传输至第二节点N2，使得第二节点N2为低电平，第二晶体管M2导通，将其第二电极输入的第二参考电压VGL传输至输出端0UT，使得移位寄存器输出为低电平。
[0057]而第二存储电容C2的一个极板与输出端OUT电连接，另一个极板与第二节点N2(第二晶体管M2)的栅极电连接。由于输出端OUT在第二时刻输出高电平，第三时刻输出低电平，而在第三时刻，第二存储电容C2两个极板的电位均为低电平，从而可以通过第二存储电容C2的耦合输出作用，进一步拉低第二节点N2的电位，使得第二晶体管M2的完全导通。
[0058]在第四时刻，输入信号IN为低电平，第一时钟信号CLK为高电平，第二时钟信号XCLK为低电平。由于第一时钟信号CLK为高电平，故第八晶体管M8、第六晶体管M6、第五晶体管M5和第三晶体管M3均截止。又由于第三节点N3在第三时刻为高电平，第四晶体管M4截止，第一节点NI维持第三时刻的高电平，第一晶体管Ml截止。又由于第五晶体管M5截止，故第二节点N2维持第三时刻的低电平，第二晶体管M2导通，将其第二电极输入的第二参考电压VGL传输至输出端0UT，使得输出端OUT为低电平。
[0059]由上可知，输入信号IN在第一时刻为高电平，第二时刻、第三时刻和第四时刻均为低电平，而输出信号OUT在第二时刻为高电平，第一时刻、第三时刻和第四时刻均为低电平，即输出信号OUT为比输入信号IN晚输出一个脉冲时间。以此类推，将第一级移位寄存器的输出信号作为第二级移位寄存器的输入信号时，第二级移位寄存器的输出信号也会比第一级移位寄存器的输出信号晚一个脉冲，而本发明实施例所提供的移位寄存器中，采用高电平进行触发，从而可以通过各晶体管的配合驱动，在应用于栅极驱动电路实现逐行扫描的功能时，使得相邻两个像素行对应的移位寄存器直接级联，逐级传递高电平信号，直接触发，而不需要在各像素行对应的移位寄存器后面添加反相器，减少了栅极驱动电路中晶体管的数量，缩小了栅极驱动电路的版图面积，有利于窄边框的优化。
[0060]在上述任一实施例的基础上，在本发明的一个实施例中，移位寄存器还可以包括:第十晶体管M10，参见图4，为本发明实施例提供的另一种移位寄存器，第十晶体管MlO由第一节点NI的电压控制，用于传输第一参考电压VGH至第二节点N2。具体的，在本实施例中，在第二时刻，由于第一节点NI为第一电平，使得第十晶体管MlO导通，通过第十晶体管MlO将第一参考电压VGH传输至第二节点N2，进而使得第二晶体管M2保持截止。
[0061]需要说明的是，由于移位寄存器包括第十晶体管MlO时的驱动方法与移位寄存器不包括第十晶体管MlO时的驱动方法基本相同，本发明对此不再详细赘述。
[0062]由上可知，本发明实施例所提供的驱动方法，采用高电平触发，在应用于栅极驱动电路实现逐行扫描的功能时，可以使得相邻两个像素行对应的移位寄存器直接级联，逐级传递高电平信号，直接触发，而不需要在各像素行对应的移位寄存器后面添加反相器，从而在应用于栅极驱动电路时，减少了栅极驱动电路中晶体管的数量，缩小了栅极驱动电路的版图面积，有利于窄边框的优化。
[0063]本发明实施例还提供了一种栅极驱动电路，如图6所示，包括:N个级联的移位寄存器；N个级联的移位寄存器包括第I级移位寄存器-第N级移位寄存器；其中，N为大于2的正整数；移位寄存器为本发明上述任一实施例所提供的移位寄存器。
[0064]在上述实施例的基础上，在本发明的一个实施例中，栅极驱动电路用于正向扫描，对于第I级移位寄存器，其输入信号为扫描起始信号，对于第η级移位寄存器，其输入信号为第η-1级移位寄存器的输出信号，其中，η为大于1，且不大于N的正整数。在本发明的另一个实施例中，栅极驱动电路用于反向扫描，对于第N级移位寄存器，其输入信号为扫描起始信号，对于第η级移位寄存器，其输入信号为第η+1级移位寄存器的输出信号，其中，η为大于1，且小于N的正整数。本发明对此并不做限定，具体视情况而定。
[0065]由此可见，本发明实施例所提供的栅极驱动电路中，采用高电平触发，且各级移位寄存器直接级联，逐级传递高电平信号，直接触发，而不需要相级联的两个移位寄存器之间增加反相器，从而减少了栅极驱动电路中晶体管的数量，缩小了栅极驱动电路的版图面积，使得栅极驱动电路在安装于显示面板中时，减少了显示面板的边框面积，有利于窄边框的优化。
[0066]对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
【权利要求】
1.一种移位寄存器，其特征在于，包括:第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第一存储电容以及第二存储电容，其中， 所述第一晶体管由第一节点的电压控制，用于传输第一参考电压至所述移位寄存器的输出端； 所述第二晶体管由第二节点的电压控制，用于传输第二参考电压至所述输出端，所述第二参考电压小于所述第一参考电压； 所述第三晶体管由第一时钟信号控制，用于传输所述第一参考电压至所述第一节点； 所述第四晶体管由第三节点的电压控制，用于传输第二时钟信号至所述第一节点； 所述第五晶体管由所述第一时钟信号控制，用于传输控制信号至所述第二节点； 所述第六晶体管由所述第一时钟信号控制，用于传输输入信号至第四节点； 所述第七晶体管由所述第四节点的电压控制，用于传输所述第一参考电压至所述第三节点； 所述第八晶体管由所述第一时钟信号控制，用于传输第五节点的电压至所述第三节占.V， 所述第九晶体管由所述第二参考电压控制，用于传输所述第二参考电压至所述第五节占.V， 所述第一存储电容的一个极板输入所述第四节点的电压，另一个极板输入所述第一参考电压； 所述第二存储电容的一个极板输入所述第二节点的电压，另一个极板输入所述输出端的电压。
2.根据权利要求1所述的移位寄存器，其特征在于，所述第一晶体管的栅极电连接所述第一节点，其第一电极输入所述第一参考电压，其第二电极电连接所述输出端； 所述第二晶体管的栅极电连接所述第二节点，其第一电极电连接所述输出端，其第二电极输入所述第二参考电压； 所述第三晶体管的栅极输入所述第一时钟信号，其第一电极输入所述第一参考电压，其第二电极电连接所述第一节点； 所述第四晶体管的栅极电连接所述第三节点，其第一电极电连接所述第一节点，其第二电极输入所述第二时钟信号； 所述第五晶体管的栅极输入所述第一时钟信号，其第一电极电连接所述第二节点，其第二电极输入所述控制信号； 所述第六晶体管的栅极输入所述第一时钟信号，其第一电极电连接所述第四节点，其第二电极输入所述输入信号； 所述第七晶体管的栅极电连接所述第四节点，其第一电极输入所述第一参考电压，其第二电极电连接所述第三节点； 所述第八晶体管的栅极输入所述第一时钟信号，其第一电极电连接所述第三节点，其第二电极电连接所述第五节点； 所述第九晶体管的栅极输入所述第二参考电压，其第一电极电连接所述第五节点，其第二电极输入所述第二参考电压； 所述第一存储电容的一个极板电连接所述第四节点，另一个极板电连接所述第七晶体管的第一电极； 所述第二存储电容的一个极板电连接所述第二节点，另一个极板电连接所述输出端。
3.根据权利要求1或2所述的移位寄存器，其特征在于，所述控制信号为所述第一时钟信号，所述第五晶体管的第二电极输入所述第一时钟信号。
4.根据权利要求1或2所述的移位寄存器，其特征在于，所述控制信号为所述第二参考电压，所述第五晶体管的第二电极输入所述第二参考电压。
5.根据权利要求2所述的移位寄存器，其特征在于，还包括:第十晶体管； 所述第十晶体管由所述第一节点的电压控制，用于传输所述第一参考电压至所述第二节点。
6.根据权利要求5所述的移位寄存器，其特征在于，所述第十晶体管的栅极电连接所述第一节点，其第一电极输入所述第一参考电压，其第二电极电连接所述第二节点。
7.根据权利要求6所述的移位寄存器，其特征在于，所述第一时钟信号与所述第二时钟信号均具有多个交替的第一电平以及第二电平，所述第一电平为所述第一参考电压，所述第二电平为所述第二参考电压。
8.根据权利要求2所述的移位寄存器，其特征在于，所述第七晶体管的沟道宽长比大于所述第九晶体管的沟道宽长比；所述第一晶体管的沟道宽长比大于所述第二晶体管的沟道宽长比。
9.一种驱动方法，用于如权利要求1-8任一项所述的移位寄存器，其特征在于，所述控制信号为所述第一时钟信号或所述第二参考电压，该驱动方法包括: 在第一时刻，提供第一电平的输入信号、第二电平的第一时钟信号以及第一电平的第二时钟信号，所述第一电平大于所述第二电平，使得所述第五晶体管、第六晶体管、第八晶体管以及第九晶体管导通；由于所述第八晶体管与第九晶体管导通，所述第二参考电压传输至所述第三节点，使得所述第四晶体管导通，将第一电平的第二时钟信号传输至所述第一节点，使得所述第一晶体管截止；由于所述第六晶体管导通，使得所述第一电平的输入信号传输至所述第四节点，为所述第一存储电容充电；由于所述第五晶体管导通，将所述控制信号传输至所述第二节点使得所述第二晶体管导通，通过所述第二晶体管将所述第二参考电压传输至所述输出端输出； 在第二时刻，提供所述第二电平的输入信号、所述第一电平的第一时钟信号以及所述第二电平的第二时钟信号，由于所述第三节点为第二电平，使得所述第四晶体管导通，所述第二电平的第二时钟信号通过所述第四晶体管传输至所述第一节点，进而使得所述第一晶体管导通，通过所述第一晶体管将所述第一参考电压传输至所述输出端输出； 在第三时刻，提供所述第二电平的输入信号、所述第二电平的第一时钟信号以及所述第一电平的第二时钟信号，使得所述第五晶体管导通，所述第二电平的控制信号通过所述第五晶体管传输至所述第二节点，进而使得所述第二晶体管导通，同时，所述第二存储电容通过耦合作用控制所述第二晶体管导通，通过所述第二晶体管将所述第二参考电压传输至所述输出端输出； 在第四时刻，提供所述第二电平的输入信号、所述第一电平的第一时钟信号以及所述第二电平的所述第二时钟信号，由于所述第二节点通过所述第二存储电容存储第二电平，使得第二晶体管导通，通过所述第二晶体管将所述第二参考电压传输至所述输出端输出。
10.根据权利要求9所述的驱动方法，其特征在于，所述第一电平为所述第一参考电压，所述第二电平为所述第二参考电压。
11.根据权利要求10所述的驱动方法，其特征在于，所述移位寄存器还包括:第十晶体管；所述第十晶体管由所述第一节点的电压控制，用于传输所述第一参考电压至所述第二节点； 在所述第二时刻，由于所述第一节点为第一电平，使得所述第十晶体管导通，通过所述第十晶体管将所述第一参考电压传输至所述第二节点，进而使得所述第二晶体管保持截止。
12.一种栅极驱动电路，其特征在于，包括:N个级联的移位寄存器；所述N个级联的移位寄存器包括第I级移位寄存器-第N级移位寄存器；其中，N为大于2的正整数；所述移位寄存器为权利要求1-8任一项所述的移位寄存器。
13.根据权利要求12所述的栅极驱动电路，其特征在于，所述栅极驱动电路用于正向扫描，对于第I级移位寄存器，其输入信号为扫描起始信号； 对于第η级移位寄存器，其输入信号为第η-1级移位寄存器的输出信号；η为大于I，且不大于N的正整数。
14.根据权利要求12所述的栅极驱动电路，其特征在于，所述栅极驱动电路用于反向扫描，对于第N级移位寄存器，其输入信号为扫描起始信号； 对于第η级移位寄存器，其输入信号为第η+1级移位寄存器的输出信号；η为大于I，且小于N的正整数。
【文档编号】G09G3/20GK104485065SQ201410857251
【公开日】2015年4月1日 申请日期:2014年12月30日 优先权日:2014年12月30日
【发明者】吴桐, 钱栋, 张通 申请人:上海天马有机发光显示技术有限公司, 天马微电子股份有限公司