显示设备的制作方法

文档序号：12826814阅读：174来源：国知局

本发明的实施方式涉及显示设备，并且更具体地，涉及具有gip(面板中选通)结构的显示设备，即，具有设置在面板中的选通驱动器的显示设备。

背景技术：

诸如液晶显示设备和有机发光显示设备这样的显示设备可以包括用于显示图像的显示区域和设置在显示区域的外围的非显示区域。这里，多个像素设置在用于显示图像的显示区域中，并且用于驱动多个像素的驱动器设置在非显示区域中。

驱动器可以包括用于在显示区域中向选通线施加选通信号的选通驱动器以及用于在显示区域中用于向数据线施加数据信号的数据驱动器。

选通驱动器包括用于向多条选通线中的每一条选通线施加选通信号的选通集成电路，并且数据驱动器包括用于向多条数据线中的每一条数据线施加数据信号的数据集成电路。

一般来说，选通集成电路和数据集成电路被制造成芯片类型，并且被安装在膜(膜上芯片)上或被安装在基板(玻璃上芯片)上。然而，如果选通集成电路和数据集成电路被制造成芯片类型，则这可能由于元件的增多而导致制造成本升高，这还可能对显示设备的轻重量具有限制。因此，已经提出了gip(面板中选通)结构，在该结构中，选通集成电路直接形成在基板上而不具有制造成芯片类型的选通集成电路。

在下文中，将参照附图描述具有gip结构的现有技术显示设备。

图1是例示现有技术显示设备的平面图。

如图1所示，现有技术显示设备可以在基板1上包括显示区域(d/a)和非显示区域(nd/a)。

虽然没有详细地示出，但是在显示区域(d/a)中设置有多个像素，其中通过选通线和数据线交叉形成像素，并且在每个像素中设置薄膜晶体管和像素电极。

在非显示区域(nd/a)中，存在用于向选通线施加选通信号的gip电路(gip)。gip电路(gip)可以包括多个薄膜晶体管。

在非显示区域(nd/a)中，存在数据连接线(dll)、数据焊盘(dp)和数据驱动器(dd)以便向数据线施加数据信号。数据连接线(dll)将数据线和数据焊盘(dp)彼此连接，并且数据驱动器(dd)与数据焊盘(dp)连接。

在现有技术显示设备的情况下，gip电路(cip)设置在显示区域(d/a)的一侧(例如，左外围区域)处，并且数据连接线(dll)、数据焊盘(dp)和数据驱动器(dd)设置在显示区域的另一侧(例如，上外围区域)处，因此对非显示区域(nd/a)的减小具有限制。

为了满足用户对于各种设计的需求，近来已经研究了一种用于减小显示设备的与非显示区域(nd/a)对应的边框的方法。然而，在现有技术的具有gip结构的显示设备的情况下，对非显示区域(nd/a)的减小具有限制，因此难以实现窄边框宽度。

技术实现要素：

因此，本发明的实施方式涉及一种基本消除了由于现有技术的局限性和缺点而造成的一个或更多个问题的显示设备。

本发明的实施方式的一个方面提供了一种能够实现gip结构而且实现窄的边框宽度的显示设备。

本发明的实施方式的附加优点和特征将部分地在下面的说明中提出，并且对本领域技术人员来说在阅读了下文之后将部分地变得显而易见，或以可以通过实施本发明的实施方式而获知。通过在撰写的说明书及其权利要求以及附图中具体指出的结构，可以实现和获得本发明的目的和其它优点。

为了实现这些和其它优点并且根据本发明的实施方式的目的，如本文具体实现并广泛描述的，提供了一种显示设备，该显示设备可以包括gip电路，该gip电路被设置在基板的显示区域上以向选通线供应选通信号，其中，所述gip电路包括设置在相邻像素之间的边界中的薄膜晶体管。

将理解的是，本发明的以上一般说明和以下详细说明仅是示例性和说明性的，并且意在提供对要求保护的本发明的实施方式的进一步解释。

附图说明

附图被包括进来以提供对本发明的实施方式的进一步理解，并且被并入到本申请中且构成本申请的一部分，附图示出了本发明的实施方式，并且与说明书一起用于解释本发明的原理。在附图中：

图1是例示现有技术显示设备的平面图；

图2是例示根据本发明的一个实施方式的显示设备的平面图；

图3是例示根据本发明的另一实施方式的显示设备的平面图；

图4是例示根据本发明的一个实施方式的gip电路的框图；

图5是示出根据本发明的一个实施方式的gip电路的电路图；

图6是例示根据本发明的一个实施方式的显示设备的显示区域的平面图；

图7是例示根据本发明的一个实施方式的显示设备的像素结构的平面图；

图8是沿着图7的a-b线的截面图，其示出了根据本发明的一个实施方式的显示设备的像素结构；

图9是沿着图7的c-d线的截面图，其示出了根据本发明的一个实施方式的显示设备的像素结构；以及

图10是沿着图7的c-d线的截面图，其示出了根据本发明的另一实施方式的显示设备的像素结构。

具体实施方式

现在将详细地描述本发明的示例性实施方式，在附图中例示了本发明的实施方式的示例。只要可能，在所有附图中将用相同的附图标记表示相同或相似的部件。将通过下面参照附图描述的实施方式来阐述本发明的优点和特征及其实施方法。然而，本发明可以实现为不同形式，并且不应被解释为限于本文提出的实施方式。而是，提供这些实施方式使得本公开将充分且完整，并将向本领域技术人员全面传达本发明的范围。另外，本发明仅由权利要求的范围限定。

在附图中公开的用于描述本发明的实施方式的形状、尺寸、比例、角度和数量仅是示例，并且因此，本发明不限于图示的细节。贯穿全文，相同的附图标记指示相同的元件。在下面的说明中，当确定相关的已知功能或构造的详细说明不必要地使本发明的要点不清楚时，将省略该详细说明。在使用本发明中描述的“包括”、“具有”和“包含”的情况下，除非使用“仅”，否则可以添加另一部件。除非另有相反说明，否则单数形式的术语可以包括复数形式。

在解释元件时，虽然没有明确说明，但是元件被解释为包括误差范围。

在描述本发明的实施方式时，当结构(例如，电极、线路、电线、层或触头)被描述为形成在另一结构的上部/下部或者形成在其它结构上/下时，该描述应被解释为包括所述结构彼此接触的情况和第三结构布置在它们之间的情况。

在描述时间关系时，例如，当时间顺序被描述为“之后”、“然后”、“接下来”和“之前”时，除非使用“仅”或“恰好”，否在可以包括不连续的情况。

将理解的是，虽然本文可以使用术语第一、第二等来描述各元件，但是这些元件不应被这些术语限制。这些术语仅用于将一个元件与另一元件区分开。例如，在不脱离本发明的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。

如本领域技术人员能充分理解的那样，本发明的各实施方式的特征可以部分地或整体地彼此联接或结合，并且可以不同地彼此交互操作且技术上被驱动。可以彼此独立地执行本发明的实施方式，或以互相依赖关系一起执行本发明的实施方式。

在下文中，将参照附图详细地描述根据本发明的实施方式的显示设备。

图2是例示根据本发明的一个实施方式的显示设备的平面图。

如图2所示，根据本发明的一个实施方式的显示设备可以在基板1上包括显示区域(d/a)和非显示区域(nd/a)。

在显示区域(d/a)中，存在沿着第一方向(例如，基板1的横向方向)布置的多条选通线(gl1～gl6)和沿着第二方向(例如，基板1的纵向方向)布置的多条数据线(未示出)。通过多条选通线(gl1～gl6)和多条数据线(未示出)的交叉，限定多个像素区域。为了方便说明，图2示出了6条选通线(gl1～gl6)。

在显示区域(d/a)中，存在多个gip电路(gip1～gip6)。第一gip电路(gip1)向第一选通线(gl1)供应选通信号，并且第二gip电路至第六gip电路(gip2～gip6)中的每一个向第二选通线至第六选通线(gl2～gl6)中的每一条供应选通信号。

根据本发明的一个实施方式，多个gip电路(gip1～gip6)被设置在显示区域(d/a)中，使得能够减小非显示区域(nd/a)的尺寸并且减小显示设备的边框宽度。

根据本发明的一个实施方式，由于多个gip电路(gip1～gip6)设置在显示区域(d/a)中，因此需要在显示区域(d/a)中设置多个gip电路(gip1～gip6)的区域。为此，在数据线(未示出)的两侧中的每一侧处形成每个像素，因此通过一条数据线(未示出)来驱动这两个像素。因此，能够设置没有布置数据线(未示出)的区域，并且能够在没有布置数据线(未示出)的该区域中设置多个gip电路(gip1～gip6)。随后将参照图6对此进行描述。

在非显示区域(nd/a)中，存在数据连接线(dll)、数据焊盘(dp)和数据驱动器(dd)。

数据连接线(dll)与显示区域(d/a)的数据线连接。另外，数据连接线(dll)可以与gip电路(gip1～gip6)的各信号线(例如，时钟信号(clk)线、低电位电压(vss)线、起始信号(vst)线、重置信号(vreset)线等)连接。

数据焊盘(dp)与数据连接线(dll)和数据驱动器(dd)一一对应地连接。

数据驱动器(dd)与数据焊盘(dp)连接。数据驱动器(dd)包括安装有包括数据集成电路的芯片的柔性印刷电路膜(fpc膜)，因此能够形成膜上芯片(cof)结构，但是不限于该结构。例如，芯片可以安装在基板10上，以因此形成cog(玻璃上芯片)结构。虽然没有示出，但是柔性印刷电路板膜(fpc膜)与印刷电路板(pcb)连接，因此从印刷电路板(pcb)向柔性印刷电路膜(fpc膜)发送各种信号。

图3是例示根据本发明的另一实施方式的显示设备的平面图。除了多个gip电路(gip1～gip6)的布置以外，在图3中示出的根据本发明的另一实施方式的显示设备与在图2中示出的根据本发明的一个实施方式的显示设备相同。因此，在所有附图中将使用相同的附图标记来指示相同或相似的部件，并且只将不同的部件详细描述如下。

参照图2，第一gip电路至第六gip电路(gip1～gip6)以固定间隔从基板1的一侧向基板1的另一侧(例如，从基板1的左侧向基板1的右侧)依次平移布置(shift)。

另外，参照图3，奇数gip电路(gip1、gip3、gip5)布置在基板1的相对于基板1的中心的左侧区域处，并且偶数gip电路(gip2、gip4、gip6)布置在基板1的相对于基板1的中心的右侧区域处。另外，奇数gip电路(gip1、gip3、gip5)以固定间隔从基板1的一侧向基板1的另一侧(例如，从基板1的左侧向基板1的右侧)依次平移布置，并且偶数gip电路(gip2、gip4、gip6)以固定间隔从基板1的一侧向基板1的另一侧(例如，从基板1的左侧向基板1的右侧)依次平移布置。

不同的信号(例如，不同的时钟信号(clk))可以被施加至第一gip电路至第六gip电路(gip1～gip6)。在这种情况下，可以在没有形成数据线的区域中经由沿基板的纵向方向(例如，与数据线的方向相同的第二方向)布置的时钟信号线施加时钟信号(clk)(参见图6)。优选地，为了有助于信号线的结构，第一gip电路至第六gip电路(gip1～gip6)在布置有数据线的第二方向上不交叠，但是不限于该结构。不同的gip电路(gip1～gip6)能够在第二方向上彼此交叠。

在下文中，将参照图4和图5描述gip电路的结构。图4和图5示出了能够被应用于本发明的gip电路的一个示例，但是不限于该结构。

图4是例示根据本发明的一个实施方式的gip电路(gip1～gip6)的框图。

如图4所示，多个gip电路(gip1～gip6)中的每一个向选通线输出并供应高状态(high)的选通信号(vout1～vout6)达一个帧时期。

具体地，第一gip电路(gip1)在第一级(级1)中通过单独的起始信号(vst)而启动，并且第一gip电路(gip1)输出使用第一时钟信号(clk1)生成的高状态的第一选通信号(vout1)，并且向第一选通线供应高状态的第一选通信号(vout1)。

第二gip电路至第六gip电路(gip2～gip6)中的每一个在第二级至第六级(级2～级6)中的每一个中通过与前一级的gip电路(gip1～gip5)的选通信号(vout1～vout5)对应的起始信号(vst)而启动，并且第二gip电路至第六gip电路(gip2～gip6)分别输出使用第二时钟信号至第六时钟信号(clk2～clk6)生成的高状态的第二选通信号至第六选通信号(vout2～vout6)，并且向第二选通线至第六选通线分别供应第二选通信号至第六选通信号(vout2～vout6)。

另外，虽然没有示出，但是当从最终gip电路的一个帧结束的级输出最终选通信号(vout)时，通过重置信号(vreset)重置最终gip电路的级。然后，从第一gip电路(gip1)的下一帧开始的第一级(级1)输出第一选通信号(vout1)，并且重复上述过程。

图5是例示根据本发明的一个实施方式的gip电路的电路图。在图4中示出的多个gip电路(gip1～gip6)中的每一个可以与在图5中示出的电路相同，但是不限于该结构。

如图5所示，gip电路可以包括上拉节点(q)、下拉节点(qb)、上拉晶体管(tu)、下拉晶体管(td)和节点控制器(nc)。

当利用选通高电压对上拉节点(q)进行充电时，上拉晶体管(tu)导通，而当利用选通高电压对下拉节点(qb)进行充电时，下拉晶体管(td)导通。

节点控制器(nc)控制在上拉节点(q)和下拉节点(qb)的每一个中的充电和放电状态。为此，节点控制器(nc)可以包括用于控制上拉节点(q)的充电和放电状态的上拉节点控制器(nc_q)以及用于控制下拉节点(qb)的充电和放电状态的下拉节点控制器(nc_qb)。上拉节点控制器(nc_q)可以包括用于控制上拉节点(q)的至少一个晶体管(tq)，并且下拉节点控制器(nc_qb)可以包括用于控制下拉节点(qb)的至少一个晶体管(tqb)。

节点控制器(nc)使得选通信号(vout)能够稳定地输出。具体地，如果利用选通高电压对上拉节点(q)进行充电，则下拉节点(qb)通过节点控制器(nc)放电至选通低电压。如果利用选通高电压对下拉节点(qb)进行充电，则上拉节点(q)通过节点控制器(nc)放电至选通低电压。

因此，当施加起始信号(vst)时，包括在节点控制器(nc)中的多个晶体管(tq、tqb)被操作为利用选通高电压对上拉节点(q)进行充电并且使下拉节点(qb)放电至选通低电压，以因此输出针对时钟信号(clk)的选通信号(vout)。另外，当施加放电信号(vqb)时，包括在节点控制器(nc)中的多个晶体管(tq、tqb)被操作为使上拉节点(q)放电至选通低电压，并且利用选通高电压对下拉节点(qb)进行充电，以因此输出针对低电位电压(vss)的选通信号(vout)。

参照起始信号(vst)，第一gip电路可以使用单独施加的起始信号(vst)，并且第二gip电路至第六gip电路可以使用与从前一级的gip电路输出的选通信号(vout)对应的起始信号(vst)。

参照放电信号(vqb)，能够使用针对放电信号(vqb)从前一级输出的选通信号(vqb)或者使用针对放电信号(vqb)的单独的时钟信号(clk)。

包括在上拉节点控制器(nc_q)中的至少一个晶体管(tq)和包括在下拉节点控制器(nc_qb)中的至少一个晶体管(tqb)可以被改变成对本领域技术人员公知的各种类型。

图6是例示根据本发明的一个实施方式的显示设备的显示区域的平面图。

如图6所示，根据本发明的实施方式的显示设备的显示区域可以包括选通线(gl1～gl5)、数据线(dl1～dl8)、像素晶体管(tpixel)、像素电极(p)和gip电路(gip2、gip4)。

为了便于说明，图6示出了用于向第二选通线(gl2)供应选通信号的第二gip电路(gip2)和用于向第四选通线(gl4)供应选通信号的第四gip电路(gip4)。另外，为了便于说明，以圆形形状类型示出第二gip电路(gip2)的元件，并且以四边形类型示出第四gip电路(gip4)的元件。

沿横向方向布置多条选通线(gl1～gl5)，并且沿纵向方向布置多条数据线(dl1～dl8)。由多条选通线(gl1～gl5)和多条数据线(dl1～dl8)限定像素区域，像素晶体管(tpixel)和像素电极(p)设置在像素区域中。

像素区域设置在第一选通线(gl1)和第二选通线(gl2)之间以及第三选通线(gl3)和第四选通线(gl4)之间。然而，在第二选通线(gl2)和第三选通线(gl3)之间不设置像素区域。第二选通线(gl2)和第三选通线(gl3)之间的间隔小于第一选通线(gl1)和第二选通线(gl2)之间的间隔。另外，第一选通线(gl1)和第二选通线(gl2)之间的间隔等于第三选通线(gl3)和第四选通线(gl4)之间的间隔。

位于每条数据线两侧处的两个像素晶体管(tpixel)分别与一条数据线(dl1～dl8)连接。因此，相应的像素设置在一条数据线(dl1～dl8)的两侧处。

与一条数据线(dl1～dl8)的一侧(例如，一条数据线的左侧)连接的像素晶体管(tpixel)设置在相对高的位置处以与选通线(gl1、gl3、gl5)连接，并且与一条数据线(dl1～dl8)的另一侧(例如，一条数据线的右侧)连接的像素晶体管(tpixel)设置在相对低的位置处以与选通线(gl2、gl4)连接，因此能够利用一条数据线(dl1～dl8)和两条选通线(gl1～gl5)来设置两个像素。例如，在第一选通线(gl1)和第二选通线(gl2)之间的区域的情况下，与第一数据线(dl1)连接的像素设置在第一数据线(dl1)的左侧和右侧处，并且与第二数据线(dl2)连接的像素设置在与第一数据线(dl1)相邻的第二数据线(dl2)的左侧和右侧处。因此，数据线(dl1～dl8)没有形成在位于第一数据线(dl1)的右侧处的像素与位于第二数据线(dl2)的左侧处的像素之间。

如图5所述，gip电路(gip2、gip4)可以包括起始信号(vst)、时钟信号(clk)、低电位电压(vss)、放电信号(vqb)、上拉晶体管(tu)、下拉晶体管(td)、上拉节点(q)、下拉节点(qb)、用于控制上拉节点(q)的晶体管(tq)和用于控制下拉节点(qb)的晶体管(tqb)。在图6中，向第二gip电路(gip2)施加单独的起始信号(vst)，并且第四gip电路(gip4)使用与第二选通线(gl2)的选通信号对应的起始信号，但不是必需的。gip电路(gip2、gip4)中的每一个的结构与上述结构相同，因此将省略每个gip电路的结构的详细说明。

针对起始信号(vst)、时钟信号(clk)、低电位电压(vss)和放电信号(vqb)的信号线布置在与像素之间的边界对应的区域中，即，没有形成数据线(dl1～dl8)的区域中。另外，上拉晶体管(tu)、下拉晶体管(td)、用于控制上拉节点(q)的晶体管(tq)和用于控制下拉节点(qb)的晶体管(tqb)布置在与像素之间的边界对应的区域中，即，没有形成数据线(dl1～dl8)的区域中。

根据本发明的一个实施方式，针对gip电路(gip2、gip4)的各信号线和晶体管布置在与像素之间的边界对应的区域中，即没有形成数据线(dl1～dl8)的区域中，因此能够在显示区域中形成gip电路(gip2、gip4)，并因此减小与非显示区域对应的边框宽度。

特别是，根据针对gip电路(gip2、gip4)的各信号线和晶体管布置在与像素之间的边界对应的区域中(即，没有形成数据线(dl1～dl8)的区域中)，不需要增加像素的尺寸，并且因为与像素之间的边界对应的区域不是光透射区域，所以不减小孔径比。为了防止孔径比减小，优选地，gip电路(gip2、gip4)的一个晶体管布置在与像素之间的相应边界对应的区域中，即，没有形成数据线(dl1～dl8)的区域中。

图6示出了用于控制上拉节点(q)的一个晶体管(tq)和用于控制下拉节点(qb)的一个晶体管(tqb)，但不是必需的。例如，形成为本领域技术人员公知的各种形状的用于控制上拉节点(q)的多个晶体管(tq)可以彼此连接，并且形成为本领域技术人员公知的各种形状的用于控制下拉节点(qb)的多个晶体管(tqb)可以彼此连接。在这种情况下，所有晶体管(tq、tqb)可以不布置在与像素之间的相应边界对应的区域中(即，没有形成数据线(dl1～dl8)的区域中)，但是一个晶体管(tq、tqb)可以布置在与像素之间的相应边界对应的区域中(即，没有形成数据线(dl1～dl8)的区域中)。因此，布置在不同像素之间的边界中的多个晶体管(tq、tqb)可以经由上拉节点(q)、下拉节点(qb)和选通线(gl1～gl5)连接。

针对上拉节点(q)和下拉节点(qb)的线路可以布置在横向方向上同时与选通线(gl1～gl5)平行。特别是，针对上拉节点(q)和下拉节点(qb)可以布置在两条相邻的选通线(gl2、gl3)之间的区域中，并且更具体地，可以布置在两条选通线(gl2、gl3)之间的没有设置像素的区域中，以因此防止孔径比减小。

针对上拉节点(q)和下拉节点(qb)的线路可以由与选通线(gl1～gl5)的材料相同的材料形成，并且可以设置在与选通线(gl1～gl5)的层相同的层中。因此，可以在无需附加工序的情况下制造针对上拉节点(q)和下拉节点(qb)的线路。

在下文中，将单独的像素结构详细描述如下。

图7是例示根据本发明的一个实施方式的显示设备的像素结构的平面图。图7是例示图6的“a”的放大图，其示出了具有上拉晶体管(tu)的区域。

如图7所示，在纵向方向上彼此相邻的第一数据线(dl1)和第二数据线(dl2)被布置在沿横向方向布置的第一选通线(gl1)和第二选通线(gl2)之间的区域中。

一像素晶体管(tpixel)和一像素电极800形成在第一数据线(dl1)的右侧处，并且另一像素晶体管(tpixel)和另一像素电极800形成在第二数据线(dl2)的左侧处。形成在第一数据线(dl1)的右侧处的像素晶体管(tpixel)与第一数据线(dl1)和第二选通线(gl2)连接，并且形成在第二数据线(dl2)的左侧处的像素晶体管(tpixel)与第二数据线(dl2)和第一选通线(gl1)连接，但是不限于该结构。例如，形成在第一数据线(dl1)的右侧处的像素晶体管(tpixel)可以与第一数据线(dl1)和第一选通线(gl1)连接，并且形成在第二数据线(dl2)的左侧处的像素晶体管(tpixel)可以与第二数据线(dl2)和第二选通线(gl2)连接。

像素晶体管(tpixel)可以包括与选通线(gl1、gl2)连接的栅极200、包括电子迁移沟道的有源层110、与数据线(dl1、dl2)连接的源极420、面对源极420的漏极430。

像素电极800经由第四接触孔(ch4)与像素晶体管(tpixel)的漏极430连接。像素电极800可以形成为叉状结构，但是不限于该结构。

数据线(dl1、dl2)没有形成在位于第一数据线(dl1)的右侧处的像素电极800与位于第二数据线(dl2)的左侧处的像素电极800之间的区域中。不是数据线(dl1、dl2)，而是时钟信号(clk)线和上拉晶体管(tu)形成在位于第一数据线(dl1)的右侧处的像素电极800与位于第二数据线(dl2)的左侧处的像素电极800之间的区域中。

时钟信号(clk)线与数据线(dl1、dl2)平行地布置。

上拉晶体管(tu)可以包括栅极200、有源层100、用作源极的时钟信号(clk)线、以及漏极400。

栅极200经由连接电极410与上拉节点(q)连接。具体地，连接电极410的一端经由第五接触孔(ch5)与栅极200连接，并且连接电极410的另一端经由第六接触孔(ch6)与上拉节点(q)线连接。

上拉节点(q)线沿横向方向布置，即，上拉节点(q)形成在第二选通线(gl2)下方与第二选通线(gl)的方向相同的方向上。在这种情况下，如果上拉节点(q)线和第二选通线(gl2)形成在同一层中，则不能通过第二选通线(gl2)使栅极200延伸以与上拉节点(q)线连接。因此，栅极200和上拉节点(q)线通过连接电极410彼此连接。因此，连接电极410形成在与栅极200和上拉节点(q)线不同的层中。

用作源极的时钟(clk)线经由第一接触孔(ch1)与有源层100的一端连接。漏极400经由第二接触孔(ch2)与有源层100的另一端连接，并且经由第三接触孔(ch3)与第二选通线(gl2)连接。

在上拉晶体管(tu)的情况下，如果通过上拉节点(q)线向栅极200施加高电压，则通过与源极对应的时钟信号(clk)线发送的时钟信号(clk)通过漏极400被供应至第二选通线(gl2)。结构，向第二选通线(gl2)提供选通信号。

将参照图8描述像素电极(tpixel)和上拉晶体管(tu)的截面结构。

图8例示了根据本发明的一个实施方式的显示设备的像素结构的截面图，其与图7的沿a-b线的截面图对应。

如图8所示，在基板1上设置有上拉晶体管(tu)和像素晶体管(tpixel)。

上拉晶体管(tu)可以包括第一有源层100、第一栅极200、用作第一源极的时钟信号(clk)线、以及第一漏极400。

第一有源层100可以包括设置在基板1上的沟道区域以及设置在沟道区域110的两侧中的每一侧处的掺杂层120。

第一栅极200与有源层100通过插置在它们之间的第一栅极绝缘膜150而分隔开。第一栅极200位于与沟道区域110对应的区域处。在这种情况下，可以通过将第一栅极200用作掩模对第一有源层100进行掺杂来获得掺杂层120。

用作第一源极的时钟信号(clk)线和第一漏极400与第一栅极200分隔开，其中第二栅极绝缘膜250插置在第一栅极200和用作第一源极的时钟信号(clk)线之间以及第一栅极200和第一源极400之间。时钟信号(clk)线经由设置在第一栅极绝缘膜150和第二栅极绝缘膜250中的第一接触孔(ch1)与设置在沟道区域110的一侧处的掺杂层120连接。第一漏极400经由设置在第一栅极绝缘膜150和第二栅极绝缘膜250中的第二接触孔(ch2)与设置在沟道区域110的另一侧处的掺杂层120连接。

上拉晶体管(tu)可以形成在通过在基板1上依次沉积第一有源层100、第一栅极绝缘膜150、第一栅极200、第二栅极绝缘膜250和用作第一源极/第一漏极400的时钟信号(clk)线而获得的顶栅极结构中。特别是，可以通过包括非晶硅的沉积工艺、通过激光将非晶硅改变为晶体硅的工艺以及将第一栅极200用作掩模形成掺杂层120的工艺的ltps(低温多晶硅)来制造第一有源层100。

参照图7，当通过ltps(低温多晶硅)形成上拉晶体管(tu)时，有源层100的至少一部分可以在与数据线(dl1、dl2)的方向相同的方向上(即，在纵向方向上)布置在相邻像素800之间的区域中，使得能够通过上拉晶体管(tu)减少与孔径比的减小相关的问题。

上拉晶体管(tu)的第一漏极400与第二选通线(gl2)连接，因此向第二选通线(gl2)供应选通信号。具体地，第一漏极400经由设置在第二栅极绝缘膜250中的第三接触孔(ch3)与第二选通线(gl2)连接。

像素晶体管(tpixel)可以包括第二栅极210、第二有源层300、第二源极420和第二漏极430。

第二栅极210与第二选通线(gl2)连接。像素晶体管(tpixel)的第二栅极210、第二选通线(gl2)和上拉晶体管(tu)的第一栅极200由相同的材料形成，并且设置在同一层中。

第二有源层300与第二栅极210通过插置在它们之间的第二栅极绝缘膜250而分隔开。第二有源层300可以由氧化物半导体而形成，但是不限于该材料。

第二源极420和第二漏极430设置在第二有源层300上，其中第二源极420和第二漏极430彼此分隔开。像素晶体管(tpixel)的第二漏极430和第二源极420以及上拉晶体管(tu)的第一漏极400和时钟信号(clk)线可以由相同的材料形成，并且可以设置在同一层中。

与上述上拉晶体管(tu)不同，像素晶体管(tpixel)可以形成为通过在第一栅极绝缘膜150上依次沉积第二栅极210、第二栅极绝缘膜250、第二有源层300和第二源极420/第二漏极430而获得的底栅极结构。特别是，当第二有源层300由氧化物半导体形成时，能够通过减少像素电极(tpixel)的漏电流来提高图像质量并且能够通过低速驱动来减小功耗。

钝化层450设置在像素晶体管(tpixel)和上拉晶体管(tu)上，并且平整层500设置在钝化层450上。

公共电极600设置在平整层500上，并且金属线700设置在公共电极600上。公共电极600不形成在像素晶体管(tpixel)和上拉晶体管(tu)的区域中。金属线700降低公共电极700的电阻。根据公共电极600设置在光穿过的开放区域中，公共电极600由电阻相对较高的透明导电氧化物形成。因此，通过金属线700降低了公共电极600的电阻。金属线700不设置在开放区域中，而是设置在光不穿过的区域(例如，与选通线(gl1、gl2)或数据线(dl1、dl2)交叠的区域)中。

绝缘夹层(insulatinginterlayer)750设置在公共电极600和金属线700上，像素电极800设置在绝缘夹层750上。像素电极800经由设置在钝化层450、平整层500和绝缘夹层750中的第四接触孔(ch4)与像素晶体管(tpixel)的漏极430连接。在像素电极800与公共电极600之间形成边缘场，并且包括在液晶层中的液晶分子通过边缘场对齐。

图9是例示根据本发明的一个实施方式的显示设备的像素结构的截面图，其与图7的沿c-d线的截面对应。只要可能，在所有附图中将使用相同的附图标记来指示相同或相似的部件，并且只详细地描述不同的部件。

图9示出了上拉晶体管(tu)的栅极200通过连接电极410与上拉节点(q)线连接。

如图9所示，第二选通线(gl2)形成在上拉晶体管(tu)的栅极200与上拉节点(q)线之间。在这种情况下，上拉晶体管(tu)的栅极200、上拉节点(q)线和第二选通线(gl2)布置在同一层中。因此，连接电极410被设置为使得上拉晶体管(tu)的栅极200在不短接至第二选通线(gl2)的同时与上拉节点(q)线连接。

连接电极410设置在第一栅极绝缘膜250上，连接电极410经由设置在第一栅极绝缘膜250中的第五接触孔(ch5)与上拉晶体管(tu)的栅极200连接，并且连接电极410经由设置在第一栅极绝缘膜250中的第六接触孔(ch6)与上拉节点(q)线连接。

图10是例示根据本发明的一个实施方式的显示设备的像素结构的截面图，其与图7的沿c-d线的截面对应。

在图9的情况下，上拉节点(q)线和第二选通线(gl2)形成在同一层中。另外，在图10的情况下，上拉节点(q)线没有形成在与第二选通线(gl2)相同的层中。具体地，上拉节点(q)线和金属线700由相同的材料形成，并且通过同一工序制造。因此，在平整层500上设置上拉节点(q)线。与图9的上述情况不同，图10的情况不需要附加的连接电极410。相反，上拉节点(q)线可以经由第五接触孔(ch5)直接与上拉晶体管(tu)的栅极200连接。

另外，在图10的情况下，公共电极600和金属线700没有形成在与上拉节点(q)线相邻的区域中，以利于针对上拉节点(q)线的工序。

除了时钟信号(clk)线被改变成低电位电压(vss)线以外，下拉节点(qb)线与下拉晶体管(td)之间的连接结构与上拉节点(q)线与上拉晶体管(tu)之间的上述连接结构相同。

上述说明与液晶被像素电极800与公共电极600之间的边缘场驱动的边缘场切换(ffs)模式液晶显示设备相关，但是不限于这种类型。本发明可以应用于各种模式的液晶显示设备，例如，面内切换(ips)模式、扭曲向列(tn)模式、垂直取向(va)模式等。另外，本发明可以应用于有机发光显示设备。

根据本发明，gip电路设置在显示区域中，使得能够减小非显示区域的尺寸并且减小显示设备的边框宽度。

特别是，gip电路的晶体管布置在与像素之间的边界对应的区域中(即，没有形成数据线的区域中)，使得能够通过gip电路来防止孔径比减小。

对于本领域技术人员而言将显而易见的是，能够在不脱离本发明的精神或范围的情况下对本发明做出各种修改和改变。因此，本发明旨在涵盖本发明的落入所附的权利要求及其等同物范围内的这些修改和改变。