一种阵列基板及其驱动方法、显示面板、显示装置与流程

本发明涉及显示技术领域，尤其涉及一种阵列基板及其驱动方法、显示面板、显示装置。

背景技术

随着显示技术的不断发展，显示产品的种类越来越丰富，而且对显示产品的显示画面质量的要求也越来越高。其中分辨率作为衡量显示产品的显示画面质量的重要参数，受到人们的广泛关注。具有较高分辨率的显示产品能够实现较好的显示效果，但分辨率越高，显示产品在显示时，对像素单元进行充电的时间就越短，进而容易出现充电率不足的问题。

而且，现有的显示产品在进行显示时，由于控制数据信号写入的栅极驱动信号并不是理想的方波信号，该信号在上升和下降时均存在延时，为了避免在对像素单元进行充电的过程中发生错充的现象，数据信号会相应延迟一段时间后，再变为有效电平，从而导致充电时间进一步被减少。因此，传统的显示产品存在充电时间少，充电率不足的问题。

技术实现要素：

本发明的目的在于提供一种阵列基板及其驱动方法、显示面板、显示装置，用于解决传统的显示产品存在充电时间少，充电率不足的问题。

为了实现上述目的，本发明提供如下技术方案：

本发明的第一方面提供一种阵列基板，包括多行栅线、多列数据线，以及所述多行栅线和多列数据线交叉形成的多个像素单元，所述像素单元包括像素电极，所述阵列基板还包括第一控制线和第二控制线；所述像素单元还包括充电电路，所述充电电路与所述像素电极一一对应；其中，

位于第2n+1行的充电电路分别与第2n+1行栅线、相应列数据线、对应的所述像素电极和所述第一控制线连接，用于在所述第2n+1行栅线输出的栅极驱动信号和所述第一控制线输出的第一充电控制信号均为有效电平时，控制导通相应列数据线与对应的所述像素电极之间的连接；

位于第2n行的充电电路分别与第2n行栅线、相应列数据线、对应的所述像素电极和所述第二控制线连接，用于在所述第2n行栅线输出的栅极驱动信号和所述第二控制线输出的第二充电控制信号均为有效电平时，控制导通相应列数据线与对应的所述像素电极之间的连接，n为整数；

当所述第二充电控制信号为有效电平时，所述第一充电控制信号为无效电平。

进一步地，当相应列数据线输出对应第2n+1行像素单元的数据电压时，所述第一充电控制信号和第2n+1行栅线输出的栅极驱动信号均为有效电平；当相应列数据线输出对应第2n行像素单元的数据电压时，所述第二充电控制信号和第2n行栅线输出的栅极驱动信号均为有效电平。

进一步地，所述充电电路包括：数据写入子电路、充电控制子电路和第一节点，其中，

所述数据写入子电路，分别与相应行栅线、对应的所述像素电极和所述第一节点连接；用于在所述相应行栅线的控制下，控制导通或断开对应的所述像素电极和所述第一节点之间的连接；

位于第2n+1行的充电控制子电路分别与所述第一控制线、相应列数据线和所述第一节点连接；用于在所述第一控制线的控制下，控制导通或断开相应列数据线和所述第一节点之间的连接；

位于第2n行的充电控制子电路分别与所述第二控制线、相应列数据线和所述第一节点连接；用于在所述第二控制线的控制下，控制导通或断开相应列数据线和所述第一节点之间的连接。

进一步地，所述数据写入子电路包括第一开关管，所述第一开关管的栅极与所述相应行栅线连接，所述第一开关管的第一极与对应的所述像素电极连接，所述第一开关管的第二极与所述第一节点连接。

进一步地，位于第2n+1行的充电控制子电路包括第二开关管，所述第二开关管的栅极与所述第一控制线连接，所述第二开关管的第一极与所述第一节点连接，所述第二开关管的第二极与相应列数据线连接。

进一步地，位于第2n行的充电控制子电路包括第三开关管，所述第三开关管的栅极与所述第二控制线连接，所述第三开关管的第一极与所述第一节点连接，所述第三开关管的第二极与相应列数据线连接。

基于上述阵列基板的技术方案，本发明的第二方面一种阵列基板的驱动方法，用于驱动上述阵列基板，所述驱动方法包括：

在第一充电时段，第2n+1行栅线输出的栅极驱动信号和第一控制线输出的第一充电控制信号均为有效电平，位于第2n+1行的充电电路控制导通相应列数据线与对应的像素电极之间的连接；

在第二充电时段，第2n行栅线输出的栅极驱动信号和第二控制线输出的第二充电控制信号均为有效电平，位于第2n行的充电电路控制导通相应列数据线与对应的所述像素电极之间的连接，n为整数。

进一步地，当所述充电电路包括：数据写入子电路、充电控制子电路和第一节点时，所述驱动方法具体包括：

在所述第一充电时段，位于第2n+1行的所述数据写入子电路在第2n+1行栅线的控制下，控制导通对应的所述像素电极和所述第一节点之间的连接；

位于第2n+1行的充电控制子电路在所述第一控制线的控制下，控制导通相应列数据线和所述第一节点之间的连接；

在所述第二充电时段，位于第2n行的所述数据写入子电路在第2n行栅线的控制下，控制导通对应的所述像素电极和所述第一节点之间的连接；

位于第2n行的充电控制子电路在所述第二控制线的控制下，控制导通相应列数据线和所述第一节点之间的连接。

基于上述阵列基板的技术方案，本发明的第三方面提供一种显示面板，包括如上述阵列基板。

基于上述显示面板的技术方案，本发明的第四方面提供一种显示装置，包括上述显示面板。

本发明提供的技术方案中，阵列基板包括第一控制线、第二控制线和由多行栅线和多列数据线交叉形成多个像素单元，且每个像素单元中均包括像素电极和充电电路，由于位于第2n+1行的充电电路能够在第2n+1行栅线输出的栅极驱动信号，和第一控制线输出的第一充电控制信号均为有效电平时，控制导通相应列数据线与第2n+1行对应的像素电极之间的连接；位于第2n行的充电电路能够在第2n行栅线输出的栅极驱动信号，和第二控制线输出的第二充电控制信号均为有效电平时，控制导通相应列数据线与第2n行对应的像素电极之间的连接；而且，当第二充电控制信号为有效电平时，第一充电控制信号为无效电平；因此，当位于第2n+1行的充电电路控制导通相应列数据线与第2n+1行中对应的像素电极之间的连接时，位于第2n行的充电电路和第2n+2行的充电电路能够断开相应列数据线与第2n行和第2n+2行中对应的像素电极之间的连接。

可见，本发明提供的技术方案中，在对第2n+1行像素单元对应的像素电极进行充电时，不会对相邻的第2n行和第2n+2行像素单元对应的像素电极进行充电，很好的避免了在对像素单元进行充电的过程中发生错充的现象，因此，在对本发明提供的阵列基板中的像素单元进行充电时，不需要对列数据线输入的数据信号进行延迟，保证了充足的充电时间，很好的解决了传统显示产品存在的充电时间少，充电率不足的问题。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例提供的阵列基板的一种基本结构示意图；

图2为本发明实施例提供的阵列基板的另一种基本结构示意图；

图3为现有技术中数据线延时输入数据电压的示意图；

图4为本发明实施例中数据线在不延时状态下输入数据电压的示意图；

图5为本发明实施例提供的阵列基板的一种具体结构示意图；

图6为本发明实施例提供的阵列基板的另一种具体结构示意图；

图7为本发明实施例提供的阵列基板的一种控制时序图；

图8为现有技术中像素单元的结构示意图；

图9为本发明实施例提供的像素单元的结构示意图。

附图标记：

1-像素单元，10-像素电极，

2-充电电路，21-数据写入子电路，

22-充电控制子电路，a-第一节点，

gate-栅线，data-数据线，

m1-第一控制线，m2-第二控制线，

t1-第一开关管，t2-第二开关管，

t3-第三开关管。

具体实施方式

为了进一步说明本发明实施例提供的阵列基板及其驱动方法、显示面板、显示装置，下面结合说明书附图进行详细描述。

请参阅图1和图5所示，本发明实施例提供了一种阵列基板，包括多行栅线gate、多列数据线data，以及多行栅线gate和多列数据线data交叉形成的多个像素单元1，像素单元1包括像素电极10，阵列基板还包括第一控制线m1和第二控制线m2；像素单元1还包括充电电路2，充电电路2与像素电极10一一对应；其中，位于第2n+1行的充电电路2分别与第2n+1行栅线gate2n+1、相应列数据线data、对应的像素电极10和第一控制线m1连接，用于在第2n+1行栅线gate2n+1输出的栅极驱动信号和第一控制线m1输出的第一充电控制信号均为有效电平时，控制导通相应列数据线data与对应的像素电极10之间的连接；位于第2n行的充电电路2分别与第2n行栅线gate、相应列数据线data、对应的像素电极10和第二控制线m2连接，用于在第2n行栅线gate2n输出的栅极驱动信号和第二控制线m2输出的第二充电控制信号均为有效电平时，控制导通相应列数据线data与对应的像素电极10之间的连接，n为整数；当第二充电控制信号为有效电平时，第一充电控制信号为无效电平。

具体地，上述阵列基板在工作时，多行栅线gate逐一进行扫描，在每一行栅线gate进行扫描的过程中，多列数据线data输入数据电压至对应的像素电极10内。更详细地说，在第一充电时段，即将数据电压写入第2n+1行像素单元1对应的像素电极10中时，第2n+1行栅线gate2n+1输出栅极驱动信号，第一控制线m1输出第一充电控制信号，且第2n+1行栅线gate2n+1输出的栅极驱动信号和第一充电控制信号均为有效电平，在第2n+1行栅线gate2n+1输出的栅极驱动信号和第一充电控制信号的控制下，位于第2n+1行的充电电路2控制导通相应列数据线data与对应的像素电极10之间的连接，以将数据电压写入第2n+1行对应的像素电极10内；同时在该第一充电时段，第二控制线m2输出的第二充电控制信号为无效电平。在第二充电时段，即将数据电压写入第2n行像素单元1对应的像素电极10中时，第2n行栅线gate2n输出栅极驱动信号，第二控制线m2输出第二充电控制信号，且第2n行栅线gate2n输出的栅极驱动信号和第二充电控制信号均为有效电平，在第2n行栅线gate2n输出的栅极驱动信号和第二充电控制信号的控制下，位于第2n行的充电电路2控制导通相应列数据线data与对应的像素电极10之间的连接，以将数据电压写入第2n行对应的像素电极10内；同时在该第二充电时段，第一控制线m1输出的第一充电控制信号为无效电平。

更详细地说，如图7所示，图7中示出了四行栅线gate1-gate4对应的时序图，从图中能够看出，在第一行栅线gate1和第三行栅线gate3为有效电平时，第一控制线m1输出的第一充电控制信号为有效电平，且在第一控制线m1输出的第一充电控制信号为有效电平时，第二控制线m2输出的第二充电控制信号为无效电平。

根据上述阵列基板的具体结构和工作过程可知，本发明实施例提供的阵列基板中，包括第一控制线m1、第二控制线m2和由多行栅线gate和多列数据线data交叉形成多个像素单元1，且每个像素单元1中均包括像素电极10和充电电路2，由于位于第2n+1行的充电电路2能够在第2n+1行栅线gate2n+1输出的栅极驱动信号，和第一控制线m1输出的第一充电控制信号均为有效电平时，控制导通相应列数据线data与第2n+1行对应的像素电极10之间的连接；位于第2n行的充电电路2能够在第2n行栅线gate2n输出的栅极驱动信号，和第二控制线m2输出的第二充电控制信号均为有效电平时，控制导通相应列数据线data与第2n行对应的像素电极10之间的连接；而且，当第二充电控制信号为有效电平时，第一充电控制信号为无效电平；因此，当位于第2n+1行的充电电路2控制导通相应列数据线data与第2n+1行中对应的像素电极10之间的连接时，位于第2n行的充电电路2和第2n+2行的充电电路2能够断开相应列数据线data与第2n行和第2n+2行中对应的像素电极10之间的连接。同样的，当位于第2n行的充电电路2控制导通相应列数据线data与第2n行中对应的像素电极10之间的连接时，位于第2n+1行的充电电路2和第2n-1行的充电电路2能够断开相应列数据线data与第2n+1行和第2n-1行中对应的像素电极10之间的连接。

可见，本发明实施例提供的阵列基板中，在对第2n+1行像素单元1对应的像素电极10进行充电时，不会对相邻的第2n行和第2n+2行像素单元1对应的像素电极10进行充电；在对第2n行像素单元1对应的像素电极10进行充电时，不会对相邻的第2n-1行和第2n+1行像素单元1对应的像素电极10进行充电；很好的避免了在对像素单元1进行充电的过程中发生错充的现象，因此，在对本发明实施例提供的阵列基板中的像素单元1进行充电时，不需要对列数据线data输入的数据信号进行延迟，保证了充足的充电时间，很好的解决了传统显示产品存在的充电时间少，充电率不足的问题。

进一步地，当相应列数据线data输出对应第2n+1行像素单元1的数据电压时，第一充电控制信号和第2n+1行栅线gate2n+1输出的栅极驱动信号均为有效电平；当相应列数据线data输出对应第2n行像素单元1的数据电压时，第二充电控制信号和第2n行栅线gate2n输出的栅极驱动信号均为有效电平。

具体地，由于当第一控制线m1输出的第一充电控制信号和第2n+1行栅线gate2n+1输出的栅极驱动信号均为有效电平时，位于第2n+1行的充电电路2能够控制导通相应列数据线data与第2n+1行对应的像素电极10之间的连接，因此，当相应列数据线data输出对应第2n+1行像素单元1的数据电压时，设置第一充电控制信号和第2n+1行栅线gate2n+1输出的栅极驱动信号均为有效电平，能够使得在相应列数据线data输出对应第2n+1行像素单元1的数据电压时，位于第2n+1行的充电电路2能够控制导通相应列数据线data与第2n+1行对应的像素电极10之间的连接，从而使得在相应列数据线data输出对应第2n+1行像素单元1的数据电压的过程中，阵列基板一直处于为第2n+1行像素单元1充电的状态。同样的，当相应列数据线data输出对应第2n行像素单元1的数据电压时，设置第二充电控制信号和第2n行栅线gate2n输出的栅极驱动信号均为有效电平，能够使得在相应列数据线data输出对应第2n行像素单元1的数据电压时，位于第2n行的充电电路2能够控制导通相应列数据线data与第2n行对应的像素电极10之间的连接，从而使得在相应列数据线data输出对应第2n行像素单元1的数据电压的过程中，阵列基板一直处于为第2n行像素单元1充电的状态。

可见，上述实施例提供的阵列基板中，在相应列数据线data输出数据电压的整个过程中，对应的充电电路2能够控制相应列数据线data与对应的像素电极10一直处于导通状态，从而最大限度的延长了为像素单元1充电的时间。

更详细地说，如图3所示，b1代表栅线gate输出的栅极驱动信号的理想波形，b2代表栅线gate输出的栅极驱动信号的实际波形，现有技术中，为了避免在对像素单元进行充电的过程中发生错充的现象，数据线data会延迟一段时间c1后，再输出数据电压，从而导致充电时间被减少，如图3中c2代表充电时间。

而在本发明实施例提供的阵列基板中，如图4所示，以充电控制信号(包括第一充电控制信号和第二充电控制信号)和由栅线gate输出的栅极驱动信号的有效电平均为高电平为例，从图4中能够看出，在相应列数据线data输出数据电压期间，即如图中所示的1h时间段，相应的充电控制信号和栅极驱动信号均为高电平，从而使得为像素单元1的充电的时间为完整的1h时间段(包括c1+c2)，有效的提升了充电率。另外，如图7所示，本发明实施例提供的阵列基板中，为每行像素单元1进行充电的时间均为完整的1h时间段。

进一步地，上述充电电路2的结构多种多样，下面举例一种具体的充电电路2结构，并对其工作过程进行详细说明。

如图2所示，充电电路2包括：数据写入子电路21、充电控制子电路22和第一节点a，其中，数据写入子电路21分别与相应行栅线gate、对应的像素电极10和第一节点a连接；用于在相应行栅线gate的控制下，控制导通或断开对应的像素电极10和第一节点a之间的连接；位于第2n+1行的充电控制子电路22分别与第一控制线m1、相应列数据线data和第一节点a连接；用于在第一控制线m1的控制下，控制导通或断开相应列数据线data和第一节点a之间的连接；位于第2n行的充电控制子电路22分别与第二控制线m2、相应列数据线data和第一节点a连接；用于在第二控制线m2的控制下，控制导通或断开相应列数据线data和第一节点a之间的连接。

上述结构的充电电路2的工作过程为：

在第一充电时段，第2n+1行栅线gate2n+1输出栅极驱动信号，第一控制线m1输出第一充电控制信号，且第2n+1行栅线gate2n+1输出的栅极驱动信号和第一充电控制信号均为有效电平，在第一充电控制信号的控制下，位于第2n+1行的充电控制子电路22控制导通相应列数据线data和对应的第一节点a之间的连接，以将由相应列数据线data输入的数据电压写入对应的第一节点a；在第2n+1行栅线gate2n+1输出的栅极驱动信号的控制下，位于第2n+1行的数据写入子电路21控制导通对应的像素电极10和该第一节点a之间的连接，以将写入第一节点a的数据电压进一步写入对应的像素电极10中，从而实现对位于第2n+1行的像素单元1的充电。

在第二充电时段，第2n行栅线gate2n输出栅极驱动信号，第二控制线m2输出第二充电控制信号，且第2n行栅线gate2n输出的栅极驱动信号和第二充电控制信号均为有效电平，在第二充电控制信号的控制下，位于第2n行的充电控制子电路22控制导通相应列数据线data和对应的第一节点a之间的连接，以将由相应列数据线data输入的数据电压写入对应的第一节点a；在第2n行栅线gate2n输出的栅极驱动信号的控制下，位于第2n行的数据写入子电路21控制导通对应的像素电极10和该第一节点a之间的连接，以将写入第一节点a的数据电压进一步写入对应的像素电极10中，从而实现对位于第2n行的像素单元1的充电。

根据上述充电电路2的具体结构和工作过程可知，上述实施例提供的阵列基板中，充电电路2包括数据写入子电路21、充电控制子电路22和第一节点a，当第一控制线m1输出的第一充电控制信号为有效电平时，位于第2n+1行的充电控制子电路22处于工作状态，当第2n+1行栅线gate2n+1输出的栅极驱动信号为有效电平时，位于第2n+1行的数据写入子电路21处于工作状态，从而使得相应列数据线data输入的数据电压能够写入到第2n+1行对应的像素单元1中；同样的，当第二控制线m2输出的第二充电控制信号为有效电平时，位于第2n行的充电控制子电路22处于工作状态，当第2n行栅线gate2n输出的栅极驱动信号为有效电平时，位于第2n行的数据写入子电路21处于工作状态，从而使得相应列数据线data输入的数据电压能够写入到第2n行对应的像素单元1中。

可见，在向第2n+1行对应的像素单元1写入数据电压时，需要满足位于第2n+1行的充电控制子电路22和位于第2n+1行的数据写入子电路21均处于工作状态；而在向第2n行对应的像素单元1写入数据电压时，需要满足位于第2n行的充电控制子电路22和位于第2n行的数据写入子电路21均处于工作状态；由于当第二充电控制信号为有效电平时，第一充电控制信号为无效电平；因此，在同一时间段，能够实现仅向第2n+1行对应的像素单元1写入数据电压，或者仅向第2n行对应的像素单元1写入数据电压，而不会出现将数据电压错写到其它行像素单元1中的情况。因此，在对本发明实施例提供的阵列基板中的像素单元1进行充电时，不需要对列数据线data输入的数据信号进行延迟，保证了充足的充电时间，很好的解决了传统显示产品存在的充电时间少，充电率不足的问题。

进一步地，如图5-图7所示，上述数据写入子电路21、位于第2n+1行的充电控制子电路22和位于第2n行的充电控制子电路22均存在多种结构，例如：数据写入子电路21包括第一开关管t1，第一开关管t1的栅极与相应行栅线gate连接，第一开关管t1的第一极与对应的像素电极10连接，第一开关管t1的第二极与第一节点a连接。位于第2n+1行的充电控制子电路22包括第二开关管t2，第二开关管t2的栅极与第一控制线m1连接，第二开关管t2的第一极与第一节点a连接，第二开关管t2的第二极与相应列数据线data连接。位于第2n行的充电控制子电路22包括第三开关管t3，第三开关管t3的栅极与第二控制线m2连接，第三开关管t3的第一极与第一节点a连接，第三开关管t3的第二极与相应列数据线data连接。

具体地，当数据写入子电路21处于工作状态时，第一开关管t1能够在相应行栅线gate的控制下导通，从而将对应的像素电极10与对应的第一节点a连接；当位于第2n+1行的充电控制子电路22处于工作状态时，第二开关管t2能够在第一控制线m1的控制下导通，从而将相应列数据线data与对应的第一节点a连接；当位于第2n行的充电控制子电路22处于工作状态时，第三开关管t3能够在第二控制线m2的控制下导通，从而将相应列数据线data与对应的第一节点a连接。

更详细地说，如图8和图9所示，图8为现有技术中的结构示意图，图9为本发明实施例中的结构示意图，可见，在现有技术中，由数据线data输入的数据电压，仅在第一开关管t1的控制下，写入到像素pixel中，而在本发明实施例中，由数据线data输入的数据电压，需要同时在第二开关管t2和第三开关管t3中的一个，以及第一开关管t1的共同控制下，才能够写入到像素pixel中。图8和图9中的vcom代表公共电极端，cst和ctc代表存储电容。

值得注意的是，上述各个开关管均可以采用薄膜晶体管、场效应管或其他特性相同的器件。在本发明实施例中，为区分各个开关管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极。在实际操作时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。

此外，如图5所示，给出了阵列基板包括五行栅线gate1-gate5，三列数据线data1-data3时的结构示意图，如图6所示，给出了阵列基板中包括的一列像素单元中，第一开关管t1、第二开关管t2和第三开关管t3的连接示意图。

需要说明的是，上述实施例中提供的阵列基板相对于现有技术增加了第一控制线m1、第二控制线m2，以及第二开关管t2和第三开关管t3，在制作这些增加的部分时，可在制作第一开关管t1时，同时制作第二开关管t2和第三开关管t3，并在制作开关管中的sd金属层时，通过一次构图工艺同时形成第一控制线m1、第二控制线m2，并可以通过设置过孔将第一控制线m1、第二控制线m2分别对应与第二开关管t2和第三开关管t3的栅极连接。可见，在制作上述实施例提供的阵列基板时，不需要增加额外的mask工艺。另外，由第一控制线m1输出的第一充电控制信号和由第二控制线m2输出的第二充电控制信号可均由外界印制电路板提供。

此外，上述实施例中提供的阵列基板相对于现有技术仅增加了第一控制线m1、第二控制线m2，以及第二开关管t2和第三开关管t3，能够适用于所有的goa产品。

本发明的第二方面提供一种阵列基板的驱动方法，用于驱动上述实施例提供的阵列基板，该驱动方法包括：

在第一充电时段，第2n+1行栅线gate2n+1输出的栅极驱动信号和第一控制线m1输出的第一充电控制信号均为有效电平，位于第2n+1行的充电电路2控制导通相应列数据线data与对应的像素电极10之间的连接；

具体地，在第一充电时段，即将数据电压写入第2n+1行像素单元1对应的像素电极10中时，第2n+1行栅线gate2n+1输出栅极驱动信号，第一控制线m1输出第一充电控制信号，且第2n+1行栅线gate2n+1输出的栅极驱动信号和第一充电控制信号均为有效电平，在第2n+1行栅线gate2n+1输出的栅极驱动信号和第一充电控制信号的控制下，位于第2n+1行的充电电路2控制导通相应列数据线data与对应的像素电极10之间的连接，以将数据电压写入第2n+1行对应的像素电极10内；同时在该第一充电时段，第二控制线m2输出的第二充电控制信号为无效电平。

在第二充电时段，第2n行栅线gate2n输出的栅极驱动信号和第二控制线m2输出的第二充电控制信号均为有效电平，位于第2n行的充电电路2控制导通相应列数据线data与对应的像素电极10之间的连接，n为整数。

具体地，在第二充电时段，即将数据电压写入第2n行像素单元1对应的像素电极10中时，第2n行栅线gate2n输出栅极驱动信号，第二控制线m2输出第二充电控制信号，且第2n行栅线gate2n输出的栅极驱动信号和第二充电控制信号均为有效电平，在第2n行栅线gate2n输出的栅极驱动信号和第二充电控制信号的控制下，位于第2n行的充电电路2控制导通相应列数据线data与对应的像素电极10之间的连接，以将数据电压写入第2n行对应的像素电极10内；同时在该第二充电时段，第一控制线m1输出的第一充电控制信号为无效电平。

根据上述驱动方法的具体过驱动过程可知，本发明实施例提供的阵列基板的驱动方法中，位于第2n+1行的充电电路2能够在第2n+1行栅线gate2n+1输出的栅极驱动信号，和第一控制线m1输出的第一充电控制信号均为有效电平时，控制导通相应列数据线data与第2n+1行对应的像素电极10之间的连接；位于第2n行的充电电路2能够在第2n行栅线gate2n输出的栅极驱动信号，和第二控制线m2输出的第二充电控制信号均为有效电平时，控制导通相应列数据线data与第2n行对应的像素电极10之间的连接；而且，当第二充电控制信号为有效电平时，第一充电控制信号为无效电平；因此，当位于第2n+1行的充电电路2控制导通相应列数据线data与第2n+1行中对应的像素电极10之间的连接时，位于第2n行的充电电路2和第2n+2行的充电电路2能够断开相应列数据线data与第2n行和第2n+2行中对应的像素电极10之间的连接。同样的，当位于第2n行的充电电路2控制导通相应列数据线data与第2n行中对应的像素电极10之间的连接时，位于第2n+1行的充电电路2和第2n-1行的充电电路2能够断开相应列数据线data与第2n+1行和第2n-1行中对应的像素电极10之间的连接。

可见，本发明实施例提供的阵列基板的驱动方法中，在对第2n+1行像素单元1对应的像素电极10进行充电时，不会对相邻的第2n行和第2n+2行像素单元1对应的像素电极10进行充电，在对第2n行像素单元1对应的像素电极10进行充电时，不会对相邻的第2n-1行和第2n+1行像素单元1对应的像素电极10进行充电；很好的避免了在对像素单元1进行充电的过程中发生错充的现象，因此，在对本发明实施例提供的阵列基板中的像素单元1进行充电时，不需要对列数据线data输入的数据信号进行延迟，保证了充足的充电时间，很好的解决了传统显示产品存在的充电时间少，充电率不足的问题。

进一步地，当充电电路2包括：数据写入子电路21、充电控制子电路22和第一节点a时，上述实施例提供的驱动方法具体包括：

在第一充电时段，位于第2n+1行的数据写入子电路21在第2n+1行栅线gate2n+1的控制下，控制导通对应的像素电极10和第一节点a之间的连接；位于第2n+1行的充电控制子电路22在第一控制线m1的控制下，控制导通相应列数据线data和第一节点a之间的连接；

具体地，在第一充电时段，第2n+1行栅线gate2n+1输出栅极驱动信号，第一控制线m1输出第一充电控制信号，且第2n+1行栅线gate2n+1输出的栅极驱动信号和第一充电控制信号均为有效电平，在第一充电控制信号的控制下，位于第2n+1行的充电控制子电路22控制导通相应列数据线data和对应的第一节点a之间的连接，以将由相应列数据线data输入的数据电压写入对应的第一节点a；在第2n+1行栅线gate2n+1输出的栅极驱动信号的控制下，位于第2n+1行的数据写入子电路21控制导通对应的像素电极10和该第一节点a之间的连接，以将写入第一节点a的数据电压进一步写入对应的像素电极10中，从而实现对位于第2n+1行的像素单元1的充电。

在第二充电时段，位于第2n行的数据写入子电路21在第2n行栅线gate2n的控制下，控制导通对应的像素电极10和第一节点a之间的连接；位于第2n行的充电控制子电路22在第二控制线m2的控制下，控制导通相应列数据线data和第一节点a之间的连接。

具体地，在第二充电时段，第2n行栅线gate2n输出栅极驱动信号，第二控制线m2输出第二充电控制信号，且第2n行栅线gate2n输出的栅极驱动信号和第二充电控制信号均为有效电平，在第二充电控制信号的控制下，位于第2n行的充电控制子电路22控制导通相应列数据线data和对应的第一节点a之间的连接，以将由相应列数据线data输入的数据电压写入对应的第一节点a；在第2n行栅线gate2n输出的栅极驱动信号的控制下，位于第2n行的数据写入子电路21控制导通对应的像素电极10和该第一节点a之间的连接，以将写入第一节点a的数据电压进一步写入对应的像素电极10中，从而实现对位于第2n行的像素单元1的充电。

根据上述在具体结构下的充电电路2对应的驱动方法可知，上述实施例提供的阵列基板的驱动方法中，当第一控制线m1输出的第一充电控制信号为有效电平时，位于第2n+1行的充电控制子电路22处于工作状态，当第2n+1行栅线gate2n+1输出的栅极驱动信号为有效电平时，位于第2n+1行的数据写入子电路21处于工作状态，从而使得相应列数据线data输入的数据电压能够写入到第2n+1行对应的像素单元1中；同样的，当第二控制线m2输出的第二充电控制信号为有效电平时，位于第2n行的充电控制子电路22处于工作状态，当第2n行栅线gate2n输出的栅极驱动信号为有效电平时，位于第2n行的数据写入子电路21处于工作状态，从而使得相应列数据线data输入的数据电压能够写入到第2n行对应的像素单元1中。

可见，在向第2n+1行对应的像素单元1写入数据电压时，需要满足位于第2n+1行的充电控制子电路22和位于第2n+1行的数据写入子电路21均处于工作状态；而在向第2n行对应的像素单元1写入数据电压时，需要满足位于第2n行的充电控制子电路22和位于第2n行的数据写入子电路21均处于工作状态；由于当第二充电控制信号为有效电平时，第一充电控制信号为无效电平；因此，在同一时间段，能够实现仅向第2n+1行对应的像素单元1写入数据电压，或者仅向第2n行对应的像素单元1写入数据电压，而不会出现将数据电压错写到其它行像素单元1中的情况。因此，采用本发明实施例提供的阵列基板的驱动方法对像素单元1进行充电时，不需要对列数据线data输入的数据信号进行延迟，保证了充足的充电时间，很好的解决了传统显示产品存在的充电时间少，充电率不足的问题。

本发明实施例还提供了一种显示面板，包括上述实施例提供的阵列基板。

由于上述实施例提供的阵列基板在对第2n+1行像素单元1对应的像素电极10进行充电时，不会对相邻的第2n行和第2n+2行像素单元1对应的像素电极10进行充电，避免了在对像素单元1进行充电的过程中发生错充的现象，从而使得在对上述实施例提供的阵列基板中的像素单元1进行充电时，不需要对列数据线data输入的数据信号进行延迟，保证了充足的充电时间，很好的解决了传统显示产品存在的充电时间少，充电率不足的问题。因此，本发明实施例提供的显示面板在包括上述实施例提供的阵列基板时，同样具有上述效果，此处不再赘述。

本发明实施例还提供了一种显示装置，包括上述实施例提供的显示面板。

由于上述实施例提供的显示面板能够避免在对像素单元1进行充电的过程中发生错充的现象，使得在对显示面板中的像素单元1进行充电时，不需要对列数据线data输入的数据信号进行延迟，保证了充足的充电时间，很好的解决了传统显示产品存在的充电时间少，充电率不足的问题。因此，本发明实施例提供的显示装置在包括上述实施例提供的显示面板时，同样具有上述效果，此处不再赘述。

在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。