像素电路、显示装置和像素驱动方法与流程

本发明涉及显示技术领域，特别涉及像素电路、显示装置和像素驱动方法。

背景技术：

有机发光二极管(organiclightemittingdiode，oled)显示装置具有自发光、驱动电压低、发光效率高、响应时间短、清晰度高等等诸多优点，被业界公认为是最有发展潜力的显示装置。

oled显示装置中的最小发光单元为像素电路，像素电路中包括有驱动晶体管和oled，oled为电流驱动型发光器件，驱动晶体管用于根据数据线所提供的数据信号输出驱动电流，以驱动oled发光。

然而，随着使用时间的推移，驱动晶体管的材料老化、变异，导致驱动晶体管的阈值电压发生漂移等问题，且oled显示装置中不同驱动晶体管的阈值电压漂移量不同，此时会出现oled显示装置发光亮度不均匀，影响显示品质。

技术实现要素：

本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种像素电路、显示装置和像素驱动方法。

为实现上述目的，本发明提供了一种像素电路，包括：第一驱动子电路、第二驱动子电路和发光器件；

所述第一驱动子电路，与所述发光器件的第一端、栅线、第一数据线和第一电源端连接，被配置为：响应于所述栅线提供的栅驱动信号和所述第一数据线提供的第一数据信号的控制，在第一时间段时向所述发光器件输出相应的驱动电流，以及在第二时间段时停止输出驱动电流；

所述第二驱动子电路，与所述发光器件的第一端、栅线、第二数据线和所述第一电源端连接，被配置为：响应于所述栅线提供的栅驱动信号和所述第二数据线提供的第二数据信号的控制，在第二时间段时向所述发光器件输出相应的驱动电流，以及在第一时间段时停止输出驱动电流；

所述发光器件，其第二端与第二电源端连接，用于根据接收到的驱动电流进行发光；

所述第一驱动子电路和所述第二驱动子电路交替输出驱动电流。

在一些实施例中，所述第一驱动子电路包括：第一开关晶体管、第一驱动晶体管和第一电容；

所述第一开关晶体管的控制极与所述栅线连接，所述第一开关晶体管的第一极与所述第一数据线连接，所述第一开关晶体管的第二极与所述第一驱动晶体管的控制极连接；

所述第一驱动晶体管的控制极与所述第一电容的第一端连接，所述第一驱动晶体管的第一极与所述第一电源端连接，所述第一驱动晶体管的第二极与所述发光器件的第一端连接；

所述第一电容的第二端与所述第二电源端连接；

所述第二驱动子电路包括：第二开关晶体管、第二驱动晶体管和第二电容；

所述第二开关晶体管的控制极与所述栅线连接，所述第二开关晶体管的第一极与所述第二数据线连接，所述第二开关晶体管的第二极与所述第二驱动晶体管的控制极连接；

所述第二驱动晶体管的控制极与所述第二电容的第一端连接，所述第二驱动晶体管的第一极与所述第一电源端连接，所述第二驱动晶体管的第二极与所述发光器件的第一端连接；

所述第二电容的第二端与所述第二电源端连接。

在一些实施例中，所述第一开关晶体管、所述第二开关晶体管、所述第一驱动晶体管和所述第二驱动晶体管同时为n型晶体管或同时为p型晶体管。

在一些实施例中，所述第一数据线与所述第二数据线为同一条数据线；

所述第一驱动子电路和所述第二驱动子电路包括共用的第一开关晶体管和第一电容，所述第一驱动子电路还包括：第一驱动晶体管，所述第二驱动子电路还包括：第二驱动晶体管；

所述第一开关晶体管的控制极与所述栅线连接，所述第一开关晶体管的第一极与所述第一数据线连接，所述第一开关晶体管的第二极与所述第一驱动晶体管的控制极、所述第二驱动晶体管的控制极连接；

所述第一驱动晶体管的控制极与所述第一电容的第一端连接，所述第一驱动晶体管的第一极与所述第一电源端连接，所述第一驱动晶体的第二极与所述发光器件的第一端连接；

所述第二驱动晶体管的控制极与所述第一电容的第一端连接，所述第二驱动晶体管的第一极与所述第一电源端连接，所述第二驱动晶体的第二极与所述发光器件的第一端连接；

所述第一电容的第二端与所述第二电源端连接；

所述第一驱动晶体管和所述第二驱动晶体管中的一者为n型晶体管，另一者为p型晶体管。

在一些实施例中，所述第一时间段和所述第二时间段中的一者为奇数帧时间段，另一者为偶数帧时间段。

为实现上述目的，本发明还提供了一种显示装置，包括：如上述的像素电路。

为实现上述目的，本发明还提供了一种像素驱动方法，所述像素驱动方法基于像素电路，所述像素电路采用上述像素电路，包括：

步骤a、第一时间段，所述第一驱动子电路响应于所述栅线提供的栅驱动信号和所述第一数据线提供的第一数据信号的控制向所述发光器件输出相应的驱动电流，所述第二驱动子电路响应于所述栅线提供的栅驱动信号和所述第二数据线提供的第二数据信号的控制不输出驱动电流；

步骤b、第二时间段，所述第二驱动子电路响应于所述栅线提供的栅驱动信号和所述第二数据线提供的第二数据信号的控制向所述发光器件输出相应的驱动电流，所述第一驱动子电路响应于所述栅线提供的栅驱动信号和所述第一数据线提供的第一数据信号的控制不输出驱动电流；

所述步骤a和所述步骤b交替执行。

在一些实施例中，当所述第一驱动子电路包括：第一开关晶体管、第一驱动晶体管和第一电容，所述第二驱动子电路包括：第二开关晶体管、第二驱动晶体管和第二电容，且所述第一驱动晶体管和所述第二驱动晶体管同时为n型晶体管或同时为p型晶体管时；

所述步骤a具体包括：

所述第一开关晶体管响应于处于有效电平状态的所述栅驱动信号的控制而导通，处于第一电平状态的所述第一数据信号通过所述第一开关晶体管写入至所述第一驱动晶体管的控制极，以使得所述第一驱动晶体管导通，所述第一驱动晶体管根据所述第一数据信号输出相应的驱动电流；所述第二开关晶体管响应于处于有效电平状态的所述栅驱动信号的控制而导通，处于第二电平状态的所述第二数据信号通过所述第二开关晶体管写入至所述第二驱动晶体管的控制极，以使得所述第二驱动晶体管截止；

所述步骤b具体包括：

所述第二开关晶体管响应于处于有效电平状态的所述栅驱动信号的控制而导通，处于第一电平状态的所述第二数据信号通过所述第二开关晶体管写入至所述第二驱动晶体管的控制极，以使得所述第二驱动晶体管导通，所述第二驱动晶体管根据所述第二数据信号输出相应的驱动电流；所述第一开关晶体管响应于处于有效电平状态的所述栅驱动信号的控制而导通，处于第二电平状态的所述第一数据信号通过所述第一开关晶体管写入至所述第一驱动晶体管的控制极，以使得所述第一驱动晶体管截止；

所述第一电平状态和所述第二电平状态中的一者为高电平状态，另一者为低电平状态。

在一些实施例中，当所述第一驱动子电路包括：第一开关晶体管、第一驱动晶体管和第一电容，所述第二驱动子电路包括：第二开关晶体管、第二驱动晶体管和第二电容，且所述第一驱动晶体管和所述第二驱动晶体管中的一者为n型晶体管，另一者为p型晶体管时；

所述步骤a具体包括：

所述第一开关晶体管响应于处于有效电平状态的所述栅驱动信号的控制而导通，处于第一电平状态的所述第一数据信号通过所述第一开关晶体管写入至所述第一驱动晶体管的控制极，以使得所述第一驱动晶体管导通，所述第一驱动晶体管根据所述第一数据信号输出相应的驱动电流；所述第二开关晶体管响应于处于有效电平状态的所述栅驱动信号的控制而导通，处于第一电平状态的所述第二数据信号通过所述第二开关晶体管写入至所述第二驱动晶体管的控制极，以使得所述第二驱动晶体管截止；

所述步骤b具体包括：

所述第二开关晶体管响应于处于有效电平状态的所述栅驱动信号的控制而导通，处于第二电平状态的所述第二数据信号通过所述第二开关晶体管写入至所述第二驱动晶体管的控制极，以使得所述第二驱动晶体管导通，所述第二驱动晶体管根据所述第二数据信号输出相应的驱动电流；所述第一开关晶体管响应于处于有效电平状态的所述栅驱动信号的控制而导通，处于第二电平状态的所述第一数据信号通过所述第一开关晶体管写入至所述第一驱动晶体管的控制极，以使得所述第一驱动晶体管截止；

所述第一电平状态和所述第二电平状态中的一者为高电平状态，另一者为低电平状态。

在一些实施例中，当所述第一数据线与所述第二数据线为同一条数据线；所述第一驱动子电路和所述第二驱动子电路包括共用的第一开关晶体管和第一电容，所述第一驱动子电路还包括第一驱动晶体管，所述第二驱动子电路还包括第二驱动晶体管时，所述步骤a具体包括：

所述第一开关晶体管响应于处于有效电平状态的所述栅驱动信号的控制而导通，处于第一电平状态的所述第一数据信号通过所述第一开关晶体管写入至所述第一驱动晶体管的控制极和所述第二驱动晶体管的控制极，以使得所述第一驱动晶体管导通、所述第二驱动晶体管截止，所述第一驱动晶体管根据所述第一数据信号输出相应的驱动电流；

所述步骤b包括：所述第一开关晶体管响应于处于有效电平状态的所述栅驱动信号的控制而导通，处于第二电平状态的所述第一数据信号通过所述第一开关晶体管写入至所述第一驱动晶体管的控制极和所述第二驱动晶体管的控制极，以使得所述第一驱动晶体管截止、所述第二驱动晶体管导通，所述第二驱动晶体管根据所述第一数据信号输出相应的驱动电流；

所述第一电平状态和所述第二电平状态中的一者为高电平状态，另一者为低电平状态。

附图说明

图1为现有技术中像素电路的结构示意图；

图2为本发明实施例一提供的一种像素电路的电路结构示意图；

图3为本发明实施例二提供的一种像素电路的电路结构示意图；

图4为图3所示像素电路的工作时序图；

图5为本发明实施例三提供的一种像素电路的电路结构示意图；

图6为图5所示像素电路的工作时序图；

图7为本发明实施例四提供的一种像素电路的结构示意图；

图8为图7所示像素电路的工作时序图；

图9为本发明实施例五提供的一种像素驱动方法的流程图。

具体实施方式

为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的像素电路、显示装置和像素驱动方法进行详细描述。

本发明中的发光器件可以是现有技术中包括发光二极管(lightemittingdiode，led)或有机发光二极管(organiclightemittingdiode，oled)在内的电流驱动的发光器件，在本发明中是以oled为例进行的说明。

图1为现有技术中像素电路的结构示意图，如图1所示，现有的像素驱动电路采用2t1c电路，该2t1c电路具体包括：1个开关晶体管t0、1个驱动晶体管dtft和1个存储电容c。

在每一帧的驱动阶段，开关晶体管t0导通，以将数据电压写入至驱动晶体管dtft的栅极，驱动晶体管dtft导通且工作于饱和状态，驱动晶体管dtft根据数据电压输出驱动电流，以驱动发光器件oled发光。在驱动阶段结束之后，开关晶体管t0截止，但是在存储电容c的作用下，驱动晶体管dtft的栅极处电压维持数据电压，驱动晶体管dtft持续输出驱动电流，发光器件维持发光。当下一帧的驱动阶段开始时，开关晶体管t0再次导通，新的数据电压写入至驱动晶体管dtft的栅极，驱动晶体管dtft根据新的数据信号输出驱动电流，以驱动发光器件oled发光，此时发光器件发光亮度可发生改变。重复上述过程，从而完成连续显示。

在显示过程中，位于显示面板上的各驱动晶体管dtft会持续不断的输出驱动电流，以驱动发光器件发光；随着使用时间的增长，驱动晶体管dtft的材料老化、变异，阈值电压容易发生漂移。

为解决上述技术问题，本发明提供了一种像素电路、显示装置和像素驱动方法。

实施例一

图2为本发明实施例一提供的一种像素电路的电路结构示意图，如图2所示，该像素电路包括：第一驱动子电路1、第二驱动子电路2和发光器件oled。

其中，第一驱动子电路1与发光器件oled的第一端、栅线gate、第一数据线data1和第一电源端连接，被配置为：响应于栅线gate提供的栅驱动信号和第一数据线data1提供的第一数据信号的控制，在第一时间段时向发光器件oled输出相应的驱动电流，以及在第二时间段时停止输出驱动电流。

第二驱动子电路2与发光器件oled的第一端、栅线gate、第二数据线data2和第一电源端连接，被配置为：响应于栅线gate提供的栅驱动信号和第二数据线data2提供的第二数据信号的控制，在第二时间段时向发光器件oled输出相应的驱动电流，以及在第一时间段时停止输出驱动电流。

发光器件oled的第二端与第二电源端连接，用于根据接收到的驱动电流进行发光。

第一驱动子电路1和第二驱动子电路2交替输出驱动电流。

在连续显示过程中，第一驱动子电路1和第二驱动子电路2交替工作，可有效缩短驱动模块内驱动晶体管输出电流的时间，即缩短驱动晶体管的工作时间，因而能减缓驱动晶体管的老化速度。

本实施例中，优选地，一个第一时间段和一个第二时间段的时长相等，例如两者均可以为1帧、2帧、多帧或任何合适的时段，此时两个驱动模块内的驱动晶体管的老化速度基本一致。作为一种可选实施方案，第一时间段和第二时间段中的一者为奇数帧时间段，另一者为偶数帧时间段(第一时间段和第二时间段的时长均为一帧)。

实施例二

图3为本发明实施例二提供的一种像素电路的电路结构示意图，如图3所示，图3所示像素电路为基于图2所示像素电路的一种具体化方案，其中，第一驱动子电路1包括：第一开关晶体管t1、第一驱动晶体管dtft1和第一电容c1，第二驱动子电路2包括：第二开关晶体管t2、第二驱动晶体管dtft2和第二电容c2。

第一开关晶体管t1的控制极与栅线gate连接，第一开关晶体管t1的第一极与第一数据线data1连接，第一开关晶体管t1的第二极与第一驱动晶体管dtft1的控制极连接。

第一驱动晶体管dtft1的控制极与第一电容c1的第一端连接，第一驱动晶体管dtft1的第一极与第一电源端连接，第一驱动晶体管dtft1的第二极与发光器件oled的第一端连接。

第一电容c1的第二端与第二电源端连接。

第二开关晶体管t2的控制极与栅线gate连接，第二开关晶体管t2的第一极与第二数据线data2连接，第二开关晶体管t2的第二极与第二驱动晶体管dtft2的控制极连接。

第二驱动晶体管dtft2的控制极与第二电容c2的第一端连接，第二驱动晶体管dtft2的第一极与第一电源端连接，第二驱动晶体管dtft2的第二极与发光器件oled的第一端连接。

第二电容c2的第二端与第二电源端连接。

需要说明的是，本发明中的晶体管可选自晶硅薄膜晶体管、非晶硅薄膜晶体管、氧化物薄膜晶体管以及有机薄膜晶体管中的一种。晶体管的“控制极”具体是指晶体管的栅极，“第一极”具体是指晶体管的源极，相应地“第二极”具体是指晶体管的漏极。当然，本领域的技术人员应该知晓的是，该“第一极”与“第二极”可进行互换。

在本发明中，第一电源端提供第一工作电压vdd，第二电源端提供第二工作电压vss。在下面描述中，数据信号的高/低电平状态是以第一工作电压vdd作为参考，当数据信号的电压值大于第一工作电压vdd时，则数据信号处于高电平状态，当数据信号的电压小于第一工作电压vdd时，则数据信号处于低电平工作状态。此外，当处于高电平状态的数据信号输送至n型驱动晶体管的栅极时，可使得n型驱动晶体管导通且工作于饱和状态；当处于低电平状态的数据信号输送至n型驱动晶体管的栅极时，可使得n型驱动晶体管截止；当处于高电平状态的数据信号输送至p型驱动晶体管的栅极时，可使得p型驱动晶体管截止；当处于低电平状态的数据信号输送至p型驱动晶体管的栅极时，可使得p型驱动晶体管导通且工作于饱和状态。

在本发明中，优选地，第一开关晶体管t1、第二开关晶体管t2、第一驱动晶体管dtft1、第二驱动晶体管dtft2同时为n型晶体管或同时为p型晶体管，此时可采用相同的工艺以同时制备出上述各开关晶体管和驱动晶体管。

下面将结合附图来对图3所示像素电路的工作过程进行详细描述。其中，第一开关晶体管t1、第二开关晶体管t2、第一驱动晶体管dtft1、第二驱动晶体管dtft2同时为n型晶体管，第一时间段和第二时间段的时长均为1帧。

需要说明的是，显示装置在显示一帧画面时，可划分为两个阶段：驱动阶段和稳定显示阶段；在驱动阶段中，栅驱动信号进行逐行扫描，数据线将数据信号写入至对应列的各像素单元，以使得各像素单元中的发光器件oled发光；在稳定显示阶段，在电容的作用下，各像素单元的发光器件oled维持发光。

图4为图3所示像素电路的工作时序图，如图4所示，针对一个像素电路而言，其在一帧时间内的工作过程也可分为两个阶段：驱动阶段和显示阶段。

参见图4所示，在第n帧(对应第一时间段)中，在驱动阶段t1时，栅线gate中的栅驱动信号处于高电平状态，第一数据线data1中的第一数据信号处于高电平状态，第二数据线data2中的第二数据信号处于低电平状态。此时，第一开关晶体管t1和第二开关晶体管t2均导通，第一数据信号通过第一开关晶体管t1写入至第一驱动晶体管dtft1的栅极，第二数据信号通过第二开关晶体管t2写入至第二驱动晶体管dtft2的栅极。由于第一数据信号处于高电平状态，则第一驱动晶体管dtft1导通且工作于饱和状态，第一驱动晶体管dtft1根据第一数据信号的电压大小和第一工作电压vdd输出相应的驱动电流，以驱动发光器件oled发光；与此同时，由于第二数据信号处于低电平状态，则第二驱动晶体管dtft2截止，不输出驱动电流。

在第n帧(对应第一时间段)中，在显示阶段t2时，栅线gate中的栅驱动信号处于低电平状态，第一数据线data1和第二数据线data2中未加载信号。此时，第一开关晶体管t1和第二开关晶体管t2均截止。但由于第一电容c1和第二电容c2的存在，因此第一驱动晶体管dtft1和第二驱动晶体管dtft2的栅极处电压维持于在驱动阶段时的大小，第一驱动晶体管dtft1持续输出驱动电流，第二驱动晶体管dtft2维持截止状态。

在第n+1帧(对应第二时间段)中，在驱动阶段t1时，栅线gate中的栅驱动信号处于高电平状态，第一数据线data1中的第一数据信号处于低电平状态，第二数据线data2中的第二数据信号处于高电平状态。此时，第一开关晶体管t1和第二开关晶体管t2均导通，第一数据信号通过第一开关晶体管t1写入至第一驱动晶体管dtft1的栅极，第二数据信号通过第二开关晶体管t2写入至第二驱动晶体管dtft2的栅极。由于第一数据信号处于低电平状态，则第一驱动晶体管dtft1截止，停止输出驱动电流；与此同时，由于第二数据信号处于高电平状态，则第二驱动晶体管dtft2导通且工作于饱和状态，第二驱动晶体管dtft2根据第二数据信号的电压大小和第一工作电压vdd输出相应的驱动电流，以驱动发光器件oled发光。

在第n+1帧(对应第二时间段)中，在显示阶段t2时，栅线gate中的栅驱动信号处于低电平状态，第一数据线data1和第二数据线data2中未加载信号。此时，第一开关晶体管t1和第二开关晶体管t2均截止。但由于第一电容c1和第二电容c2的存在，因此第一驱动晶体管dtft1和第二驱动晶体管dtft2的栅极处电压维持于在驱动阶段时的大小，第一驱动晶体管dtft1维持截止状态，第二驱动晶体管dtft2持续输出驱动电流。

同理，在n+2帧中，第一驱动晶体管dtft1输出驱动电流，第二驱动晶体管dtft2截止；在n+3帧中，第一驱动晶体管dtft1截止，第二驱动晶体管dtft2输出驱动电流；以此类推。

假定显示装置连续显示时长为t，则现有技术中各驱动晶体管输出驱动电流的时长为t，而本实施例中各像素单元内的各驱动晶体管的时长为t/2；相较于现有技术，本实施例的技术方案可有效缩短驱动晶体管的工作时长，延缓驱动晶体管的老化速度。

本实施例中的第一开关晶体管t1和第二开关晶体管t2也可采用p型晶体管；此外，第一驱动晶体管dtft1和第二驱动晶体管dtft2也可同时采用n型晶体管。

需要说明的是，在本实施例中，当第一驱动晶体管dtft1和第二驱动晶体管dtft2均为n型驱动晶体管时，第一/第二数据线data2提供的处于低电平状态的数据信号的电压大小可以为小于vdd的任意值或小于vdd的一个定值。当第一驱动晶体管dtft1和第二驱动晶体管dtft2均为p型驱动晶体管时，第一/第二数据线data2提供的处于高电平状态的数据信号的电压大小可以为大于vdd的任意值或大于vdd的一个定值。

实施例三

图5为本发明实施例三提供的一种像素电路的电路结构示意图，如图5所示，与图3所示像素电路不同的，本实施例中的第一驱动晶体管dtft1和第二驱动晶体管dtft2中的一者为n型晶体管，另一者为p型晶体管。

下面将结合附图来对图5所示像素电路的工作过程进行详细描述。其中，第一开关晶体管t1、第二开关晶体管t2、第一驱动晶体管dtft1为n型晶体管，第二驱动晶体管dtft2为p型晶体管，第一时间段和第二时间段的时长均为1帧。

图6为图5所示像素电路的工作时序图，如图6所示，在第n帧(对应第一时间段)中，在驱动阶段t1时，栅线gate中的栅驱动信号处于高电平状态，第一数据线data1中的第一数据信号处于高电平状态，第二数据线data2中的第二数据信号处于高电平状态。此时，第一开关晶体管t1和第二开关晶体管t2均导通，第一数据信号通过第一开关晶体管t1写入至第一驱动晶体管dtft1的栅极，第二数据信号通过第二开关晶体管t2写入至第二驱动晶体管dtft2的栅极。由于第一数据信号处于高电平状态且第一驱动晶体管dtft1为n型晶体管，则第一驱动晶体管dtft1导通且工作于饱和状态，第一驱动晶体管dtft1根据第一数据信号的电压大小和第一工作电压vdd输出相应的驱动电流，以驱动发光器件oled发光；与此同时，由于第二数据信号处于高电平状态且第二驱动晶体管dtft2为p型晶体管，则第二驱动晶体管dtft2截止，不输出驱动电流。

在第n帧(对应第一时间段)中，在显示阶段t2时，栅线gate中的栅驱动信号处于低电平状态，第一数据线data1和第二数据线data2中未加载信号。此时，第一开关晶体管t1和第二开关晶体管t2均截止。但由于第一电容c1和第二电容c2的存在，因此第一驱动晶体管dtft1和第二驱动晶体管dtft2的栅极处电压维持于在驱动阶段时的大小，第一驱动晶体管dtft1持续输出驱动电流，第二驱动晶体管dtft2维持截止状态。

在第n+1帧(对应第二时间段)中，在驱动阶段t1时，栅线gate中的栅驱动信号处于高电平状态，第一数据线data1中的第一数据信号处于低电平状态，第二数据线data2中的第二数据信号处于低电平状态。此时，第一开关晶体管t1和第二开关晶体管t2均导通，第一数据信号通过第一开关晶体管t1写入至第一驱动晶体管dtft1的栅极，第二数据信号通过第二开关晶体管t2写入至第二驱动晶体管dtft2的栅极。由于第一数据信号处于低电平状态且第一驱动晶体管dtft1为n型晶体管，则第一驱动晶体管dtft1截止，停止输出驱动电流；与此同时，由于第二数据信号处于低电平状态且第二驱动晶体管dtft2为p型晶体管，则第二驱动晶体管dtft2导通且工作于饱和状态，第二驱动晶体管dtft2根据第二数据信号的电压大小和第一工作电压vdd输出相应的驱动电流，以驱动发光器件oled发光。

在第n+1帧(对应第二时间段)中，在显示阶段t2时，栅线gate中的栅驱动信号处于低电平状态，第一数据线data1中和第二数据线data2中未加载信号。此时，第一开关晶体管t1和第二开关晶体管t2均截止。但由于第一电容c1和第二电容c2的存在，因此第一驱动晶体管dtft1和第二驱动晶体管dtft2的栅极处电压维持于在驱动阶段时的大小，第一驱动晶体管dtft1维持截止状态，第二驱动晶体管dtft2持续输出驱动电流。

在本实施例中，当第一驱动晶体管dtft1为p型晶体管，第二驱动晶体管dtft2为n型晶体管时，其工作过程类似，此处不再详细描述。

需要说明的是，在本实施例中，当第一驱动晶体管dtft1为n型晶体管、第二驱动晶体管dtft2为p型晶体管时，第一数据线data1提供的处于低电平状态的数据信号的电压大小可以为小于vdd的任意值或小于vdd的一个定值，第二数据线data2提供的处于高电平状态的数据信号的电压大小可以为大于vdd的任意值或大于vdd的一个定值；当第一驱动晶体管dtft1为p型晶体管、第二驱动晶体管dtft2为n型晶体管时，第一数据线data1提供的处于高电平状态的数据信号的电压大小可以为大于vdd的任意值或大于vdd的一个定值，第二数据线data2提供的处于低电平状态的数据信号的电压大小可以为小于vdd的任意值或小于vdd的一个定值。

实施例四

图7为本发明实施例四提供的一种像素电路的结构示意图，如图7所示，图7所示像素电路为基于图2所示像素电路的一种具体化方案，其中，第一数据线data1与第二数据线data2为同一条数据线(统称为第一数据线data1)，第一驱动子电路1和第二驱动子电路2包括共用的第一开关晶体管t1和第一电容c1，第一驱动子电路1还包括：第一驱动晶体管dtft1，第二驱动子电路2还包括：第二驱动晶体管dtft2。

第一开关晶体管t1的控制极与栅线gate连接，第一开关晶体管t1的第一极与第一数据线data1连接，第一开关晶体管t1的第二极与第一驱动晶体管dtft1的控制极、第二驱动晶体管dtft2的控制极连接。

第一驱动晶体管dtft1的控制极与第一电容c1的第一端连接，第一驱动晶体管dtft1的第一极与第一电源端连接，第一驱动晶体的第二极与发光器件oled的第一端连接。

第二驱动晶体管dtft2的控制极与第一电容c1的第一端连接，第二驱动晶体管dtft2的第一极与第一电源端连接，第二驱动晶体的第二极与发光器件oled的第一端连接。

第一电容c1的第二端与第二电源端连接。

第一驱动晶体管dtft1和第二驱动晶体管dtft2中的一者为n型晶体管，另一者为p型晶体管。

下面将结合附图来对图7所示像素电路的工作过程进行详细描述。其中，第一开关晶体管t1、第二开关晶体管t2、第一驱动晶体管dtft1为n型晶体管，第二驱动晶体管dtft2为p型晶体管，第一时间段和第二时间段的时长均为1帧。

图8为图7所示像素电路的工作时序图，如图8所示，在第n帧(对应第一时间段)中，在驱动阶段t1时，栅线gate中的栅驱动信号处于高电平状态，第一数据线data1中的第一数据信号处于高电平状态。此时，第一开关晶体管t1导通，第一数据信号通过第一开关晶体管t1写入至第一驱动晶体管dtft1和第二驱动晶体管dtft2的栅极。由于第一数据信号处于高电平状态且第一驱动晶体管dtft1为n型晶体管，则第一驱动晶体管dtft1导通且工作于饱和状态，第一驱动晶体管dtft1根据第一数据信号的电压大小和第一工作电压vdd输出相应的驱动电流，以驱动发光器件oled发光；与此同时，由于第一数据信号处于高电平状态且第二驱动晶体管dtft2为p型晶体管，则第二驱动晶体管dtft2截止，不输出驱动电流。

在第n帧(对应第一时间段)中，在显示阶段t2时，栅线gate中的栅驱动信号处于低电平状态，第一数据线data1中未加载信号。此时，第一开关晶体管t1截止。但由于第一电容c1存在，因此第一驱动晶体管dtft1和第二驱动晶体管dtft2的栅极处电压维持于在驱动阶段时的大小，第一驱动晶体管dtft1持续输出驱动电流，第二驱动晶体管dtft2维持截止状态。

在第n+1帧(对应第二时间段)中，在驱动阶段t1时，栅线gate中的栅驱动信号处于高电平状态，第一数据线data1中的第一数据信号处于低电平状态。此时，第一开关晶体管t1导通，第一数据信号通过第一开关晶体管t1写入至第一驱动晶体管dtft1的栅极。由于第一数据信号处于低电平状态且第一驱动晶体管dtft1为n型晶体管，则第一驱动晶体管dtft1截止，停止输出驱动电流；与此同时，由于第一数据信号处于低电平状态且第二驱动晶体管dtft2为p型晶体管，则第二驱动晶体管dtft2导通且工作于饱和状态，第二驱动晶体管dtft2根据第一数据信号的电压大小和第一工作电压vdd输出相应的驱动电流，以驱动发光器件oled发光。

在第n+1帧(对应第二时间段)中，在显示阶段t2时，栅线gate中的栅驱动信号处于低电平状态，第一数据线data1中未加载信号。此时，第一开关晶体管t1截止。但由于第一电容c1的存在，因此第一驱动晶体管dtft1和第二驱动晶体管dtft2的栅极处电压维持于在驱动阶段时的大小，第一驱动晶体管dtft1维持截止状态，第二驱动晶体管dtft2持续输出驱动电流。

与实施例三中的技术方案相比，本实施例的技术方案可省去一个开关晶体管和一条数据线，有效简化像素电路的复杂度。

需要说明的是，在本实施例中，第一数据线data1中提供的处于高电平状态或低电平状态的数据信号的电压大小，需与发光器件oled的发光亮度相对应。

实施例五

图9为本发明实施例五提供的一种像素驱动方法的流程图，如图9所示，该像素驱动方法基于上述实施例一～实施例四中的像素电路，该像素驱动方法包括：

步骤a、第一时间段，第一驱动子电路响应于栅线提供的栅驱动信号和第一数据线提供的第一数据信号的控制向发光器件输出相应的驱动电流，第二驱动子电路响应于栅线提供的栅驱动信号和第二数据线提供的第二数据信号的控制不输出驱动电流。

步骤b、第二时间段，第二驱动子电路响应于栅线提供的栅驱动信号和第二数据线提供的第二数据信号的控制向发光器件输出相应的驱动电流，第一驱动子电路响应于栅线提供的栅驱动信号和第一数据线提供的第一数据信号的控制不输出驱动电流。

其中，步骤a和步骤b交替执行。

作为一种具体可选方案，当像素电路为上述实施例二中提供的像素电路时，则步骤a和步骤b的具体过程如下：

步骤a具体包括：第一开关晶体管响应于处于有效电平状态的栅驱动信号的控制而导通，处于第一电平状态的第一数据信号通过第一开关晶体管写入至第一驱动晶体管的控制极，以使得第一驱动晶体管导通，第一驱动晶体管根据第一数据信号输出相应的驱动电流；第二开关晶体管响应于处于有效电平状态的栅驱动信号的控制而导通，处于第二电平状态的第二数据信号通过第二开关晶体管写入至第二驱动晶体管的控制极，以使得第二驱动晶体管截止。

步骤b具体包括：第二开关晶体管响应于处于有效电平状态的栅驱动信号的控制而导通，处于第一电平状态的第二数据信号通过第二开关晶体管写入至第二驱动晶体管的控制极，以使得第二驱动晶体管导通，第二驱动晶体管根据第二数据信号输出相应的驱动电流；第一开关晶体管响应于处于有效电平状态的栅驱动信号的控制而导通，处于第二电平状态的第一数据信号通过第一开关晶体管写入至第一驱动晶体管的控制极，以使得第一驱动晶体管截止。

第一电平状态和第二电平状态中的一者为高电平状态，另一者为低电平状态。

需要说明的是，本发明中的有效电平状态是指能够使得对应开关晶体管导通的状态；其中，当开关晶体管为n型晶体管时，则有效电平状态为高电平状态；当开关晶体管为p型晶体管时，则有效电平状态为低电平状态。

对于上述步骤a和步骤b的具体描述可参见前述实施例二中的内容。

作为另一种具体可选方案，当像素电路为上述实施例三中提供的像素电路时，则步骤a和步骤b的具体过程如下：

步骤a具体包括：第一开关晶体管响应于处于有效电平状态的栅驱动信号的控制而导通，处于第一电平状态的第一数据信号通过第一开关晶体管写入至第一驱动晶体管的控制极，以使得第一驱动晶体管导通，第一驱动晶体管根据第一数据信号输出相应的驱动电流；第二开关晶体管响应于处于有效电平状态的栅驱动信号的控制而导通，处于第一电平状态的第二数据信号通过第二开关晶体管写入至第二驱动晶体管的控制极，以使得第二驱动晶体管截止。

步骤b具体包括：第二开关晶体管响应于处于有效电平状态的栅驱动信号的控制而导通，处于第二电平状态的第二数据信号通过第二开关晶体管写入至第二驱动晶体管的控制极，以使得第二驱动晶体管导通，第二驱动晶体管根据第二数据信号输出相应的驱动电流；第一开关晶体管响应于处于有效电平状态的栅驱动信号的控制而导通，处于第二电平状态的第一数据信号通过第一开关晶体管写入至第一驱动晶体管的控制极，以使得第一驱动晶体管截止。

第一电平状态和第二电平状态中的一者为高电平状态，另一者为低电平状态。

对于上述步骤a和步骤b的具体描述可参见前述实施例三中的内容。

作为又一种具体可选方案，当像素电路为上述实施例四中提供的像素电路时，则步骤a和步骤b的具体过程如下：

步骤a具体包括：第一开关晶体管响应于处于有效电平状态的栅驱动信号的控制而导通，处于第一电平状态的第一数据信号通过第一开关晶体管写入至第一驱动晶体管的控制极和第二驱动晶体管的控制极，以使得第一驱动晶体管导通、第二驱动晶体管截止，第一驱动晶体管根据第一数据信号输出相应的驱动电流。

步骤b具体包括：第一开关晶体管响应于处于有效电平状态的栅驱动信号的控制而导通，处于第二电平状态的第一数据信号通过第一开关晶体管写入至第一驱动晶体管的控制极和第二驱动晶体管的控制极，以使得第一驱动晶体管截止、第二驱动晶体管导通，第二驱动晶体管根据第一数据信号输出相应的驱动电流。

对于上述步骤a和步骤b的具体描述可参见前述实施例四中的内容。

实施例六

本发明实施例六提供了一种显示装置，该显示装置包括：像素电路，该像素电路采用上述实施例一～实施例四中任一提供的像素电路，具体描述可参见上述实施例一～实施例四中的内容，此处不再赘述。

需要说明的是，本发明中的显示装置具体可以包括：电子纸、oled面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。