一种移位寄存器、栅极驱动电路和显示装置的制作方法

本实用新型涉及显示技术领域，具体涉及一种移位寄存器、栅极驱动电路和显示装置。

背景技术：

近年来，平板显示器，如薄膜晶体管液晶显示面板(Thin Film Transistor-Liquid Crystal Display，TFT-LCD)和有源矩阵有机发光二极管显示面板(Active Matrix Organic Light Emitting Diode，AMOLED)，由于具有重量轻，厚度薄以及低功耗等优点，因而被广泛应用于电视、手机等电子产品中。

随着科技的进步，高分辨率、窄边框的显示面板成为发展的趋势，为此出现了阵列基板栅极驱动(Gate Driver on Array，GOA)技术，GOA技术是指将用于驱动栅线的GOA电路设置在显示面板中阵列基板的有效显示区域两侧的技术，其中，GOA电路包括多个移位寄存器。

经本申请发明人研究发现，现有的GOA电路在正向扫描时部分晶体管长期处于偏压状态，在高温高湿等极端环境下，偏压容易引起晶体管特性的偏移，进而导致反向扫描工作异常，降低了显示面板的工作稳定性、使用可靠性和显示效果。

技术实现要素：

为了解决上述技术问题，本实用新型提供了一种移位寄存器、栅极驱动电路和显示装置，能够不仅能够提高双向扫描的信赖性，而且还能够提高显示面板的工作稳定性、使用可靠性和显示效果。

第一方面，本实用新型提供了一种移位寄存器，包括：输入子电路、输出子电路和上拉节点控制子电路；

所述输入子电路，与信号输入端、上拉节点和第一控制端连接，用于在第一控制端的控制下，向上拉节点提供信号输入端的信号；

所述输出子电路，与上拉节点、第一时钟信号端和信号输出端连接，用于在上拉节点的控制下，向信号输出端提供第一时钟信号端的信号；

所述上拉节点控制子电路，与上拉节点、第二时钟信号端、第三时钟信号端和低电平电源端连接，用于在第二时钟信号端和第三时钟信号端的控制下，向上拉节点提供低电平电源端的信号。

可选地，所述移位寄存器还包括：

复位子电路，与上拉节点、第二控制端和复位信号端连接，用于在第二控制端的控制下，向上拉节点提供复位信号端的信号。

可选地，所述移位寄存器还包括：

下拉节点控制子电路，与第一使能端、上拉节点、下拉节点和低电平电源端连接，用于在第一使能端和上拉节点的控制下，向下拉节点提供第一使能端或低电平电源端的信号；

降噪子电路，与下拉节点、上拉节点、低电平电源端和信号输出端连接，用于在下拉节点的控制下，分别向上拉节点和信号输出端提供低电平电源端的信号；

输出控制子电路，与第二使能端、低电平电源端和信号输出端连接，用于在第二使能端的控制下，向信号输出端提供低电平电源端的信号。

可选地，所述输入子电路包括：第一晶体管，

所述第一晶体管的控制极与第一控制端连接，其第一极与信号输出端连接，其第二极与上拉节点连接；

可选的，所述输出子电路包括：电容和第二晶体管，

所述电容的第一端与上拉节点连接，第二端与信号输出端连接，

所述第二晶体管的控制极与上拉节点连接，其第一极与第一时钟信号端连接，其第二极与信号输出端连接。

可选地，所述上拉节点控制子电路包括：第三晶体管和第四晶体管；

所述第三晶体管的控制极与第二时钟信号端连接，其第一极与上拉节点连接，其第二极与第四晶体管的第一极连接；

所述第四晶体管的控制极与第三时钟信号端连接，其第二极与低电平电源端连接。

可选地，所述复位子电路包括：第五晶体管；

所述第五晶体管的控制极与第二控制端连接，其第一极与上拉节点连接，其第二极与复位信号端连接。

可选地，所述下拉节点控制子电路包括：第六晶体管、第七晶体管、第八晶体管和第九晶体管；

所述第六晶体管的控制极和第一极与第一使能端连接，其第二极与第七晶体管的控制极连接；

所述第七晶体管的第一极与第一使能端连接，其第二极与下拉节点连接；

所述第八晶体管的控制极与上拉节点连接，其第一极与下拉节点连接，其第二极与低电平电源端连接；

所述第九晶体管的控制极与上拉节点连接，其第一极与所述第七晶体管的控制极连接，其第二极与低电平电源端连接。

可选地，所述降噪子电路包括：第十晶体管和第十一晶体管；

所述第十晶体管的控制极与下拉节点连接，其第一极与上拉节点连接，其第二极与低电平电源端连接；

所述第十一晶体管的控制极与下拉节点连接，其第一极与信号输出端连接，其第二极与低电平电源端连接。

可选地，所述输出控制子电路包括：第十二晶体管；

所述第十二晶体管的控制极与第二使能端连接，其第一极与信号输出端连接，其第二极与低电平电源端连接。

可选地，所述移位寄存器还包括：复位子电路、下拉节点控制子电路、降噪子电路和输出控制子电路；所述输入子电路包括：第一晶体管；所述输出子电路包括：电容和第二晶体管；所述上拉节点控制子电路包括：第三晶体管和第四晶体管；所述复位子电路包括：第五晶体管；所述下拉节点控制子电路包括：第六晶体管、第七晶体管、第八晶体管和第九晶体管；所述降噪子电路包括：第十晶体管和第十一晶体管；所述输出控制子电路包括：第十二晶体管；

所述第一晶体管的控制极与第一控制端连接，其第一极与信号输出端连接，其第二极与上拉节点连接；

所述电容的第一端与上拉节点连接，第二端与信号输出端连接；

所述第二晶体管的控制极与上拉节点连接，其第一极与第一时钟信号端连接，其第二极与信号输出端连接；

所述第三晶体管的控制极与第二时钟信号端连接，其第一极与上拉节点连接，其第二极与第四晶体管的第一极连接；

所述第四晶体管的控制极与第三时钟信号端连接，其第二极与低电平电源端连接；

所述第五晶体管的控制极与第二控制端连接，其第一极与上拉节点连接，其第二极与复位信号端连接；

所述第六晶体管的控制极和第一极与第一使能端连接，其第二极与第七晶体管的控制极连接；

所述第七晶体管的第一极与第一使能端连接，其第二极与下拉节点连接；

所述第八晶体管的控制极与上拉节点连接，其第一极与下拉节点连接，其第二极与低电平电源端连接；

所述第九晶体管的控制极与上拉节点连接，其第一极与所述第七晶体管的控制极连接，其第二极与低电平电源端连接；

所述第十晶体管的控制极与下拉节点连接，其第一极与上拉节点连接，其第二极与低电平电源端连接；

所述第十一晶体管的控制极与下拉节点连接，其第一极与信号输出端连接，其第二极与低电平电源端连接；

所述第十二晶体管的控制极与第二使能端连接，其第一极与信号输出端连接，其第二极与低电平电源端连接。

第二方面，本实用新型实施例还提供一种栅极驱动电路，包括多个级联的上述移位寄存器；还包括：第一初始信号端和第二初始信号端；

第一级移位寄存器的第一控制端和信号输入端与第一初始信号端连接，其复位信号端与第二级移位寄存器的信号输出端连接，其第二控制端与第三级移位寄存器的上拉节点连接；

第二级移位寄存器的第一控制端与第二初始信号端连接，其信号输入端与第一级移位寄存器的信号输出端连接，其复位信号端与第三级移位寄存器的信号输出端连接，其第二控制端与第四级移位寄存器的上拉节点连接；

第N级移位寄存器的第一控制端与第N-2级移位寄存器的上拉节点连接，其信号输入端与第N-1级移位寄存器的信号输出端连接，其复位信号端与第N+1级移位寄存器的信号输出端连接，其第二控制端与第N+2级移位寄存器的上拉节点连接，其中，N≥3。

可选地，所述栅极驱动电路还包括：第一时钟端、第二时钟端、第三时钟端和第四时钟端；

在N＝4i+1的状态下，第N级移位寄存器的第一时钟信号端与所述第一时钟端连接，其第二时钟信号端与所述第二时钟端连接，其第三时钟信号端与所述第三时钟端连接；

在N＝4i+2的状态下，第N级移位寄存器的第一时钟信号端与所述第二时钟端连接，其第二时钟信号端与所述第三时钟端连接，其第三时钟信号端与所述第四时钟端连接；

在N＝4i+3的状态下，第N级移位寄存器的第一时钟信号端与所述第三时钟端连接，其第二时钟信号端与所述第四时钟端连接，其第三时钟信号端与所述第一时钟端连接；

在N＝4i的状态下，第N级移位寄存器的第一时钟信号端与所述第四时钟端连接，其第二时钟信号端与所述第一时钟端连接，其第三时钟信号端与所述第二时钟端连接；

其中，i≥0，N为移位寄存器的级数。

可选地，所述第一时钟端和所述第二时钟端的信号的相位相反，所述第三时钟端和所述第四时钟端的信号的相位相反。

第三方面，本实用新型实施例还提供一种显示装置，包括：上述栅极驱动电路。

本实用新型实施例提供一种移位寄存器、栅极驱动电路和显示装置，其中，移位寄存器包括：输入子电路，与信号输入端、上拉节点和第一控制端连接，用于在第一控制端的控制下，向上拉节点提供信号输入端的信号；输出子电路，与上拉节点、第一时钟信号端和信号输出端连接，用于在上拉节点的控制下，向信号输出端提供第一时钟信号端的信号；上拉节点控制子电路，与上拉节点、第二时钟信号端、第三时钟信号端和低电平电源端连接，用于在第二时钟信号端和第三时钟信号端的控制下，向上拉节点提供低电平电源端的信号。本实用新型实施例通过输入子电路，与信号输入端和第一控制端连接，减少了输入子电路中晶体管处于偏压的时间，改善了以往直流电压对输入子电路中晶体管的偏压引起的薄膜晶体管特性偏移，本实施例还通过设置有上拉节点控制子电路通过第二时钟信号端和第三时钟信号端的信号控制上拉节点，减少了上拉节点处于高电平的时间，进一步减少了输出子电路中晶体管处于偏压的时间，避免了显示面板在高温高湿等极端环境下由于偏压容易引起晶体管特性的偏移，保证了显示面板反向扫描工作正常，提高了显示面板的工作稳定性、使用可靠性和显示效果。

本实用新型的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本实用新型而了解。本实用新型的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本实用新型技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本实用新型的技术方案，并不构成对本实用新型技术方案的限制。

图1为本实用新型实施例提供的移位寄存器的结构示意图一；

图2为本实用新型实施例提供的移位寄存器的结构示意图二；

图3为本实用新型实施例提供的输入子电路的等效电路图；

图4为本实用新型实施例提供的输出子电路的等效电路图；

图5为本实用新型实施例提供的上拉节点控制子电路的等效电路图；

图6为本实用新型实施例提供的复位子电路的等效电路图；

图7为本实用新型实施例提供的下拉节点控制子电路的等效电路图；

图8为本实用新型实施例提供的降噪子电路的等效电路图；

图9为本实用新型实施例提供的输出控制子电路的等效电路图；

图10为本实用新型实施例提供的移位寄存器的等效电路图；

图11为本实用新型实施例提供的移位寄存器的工作时序图；

图12为本实用新型实施例提供的第一级移位寄存器的工作时序图；

图13为本实用新型实施例提供的第二级移位寄存器的工作时序图；

图14为本实用新型实施例提供的倒数第二级移位寄存器的工作时序图；

图15为本实用新型实施例提供的倒数第一级移位寄存器的工作时序图；

图16为本实用新型实施例还提供的移位寄存器的驱动方法的流程图；

图17为本实用新型实施例提供的栅极驱动电路的结构示意图；

图18为本实用新型实施例提供的四个时钟端信号的示意图。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚明白，下文中将结合附图对本实用新型的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

除非另外定义，本实用新型实施例公开使用的技术术语或者科学术语应当为本实用新型所属领域内具有一般技能的人士所理解的通常意义。本实用新型实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。

本领域技术人员可以理解，本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本实用新型实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本实用新型实施例中，为区分晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极，另外，将晶体管的栅极成为控制极。

图1为本实用新型实施例提供的移位寄存器的结构示意图一，如图1所示，本实用新型实施例提供的移位寄存器包括：输入子电路、输出子电路和上拉节点控制子电路。

具体的，输入子电路，与信号输入端INPUT、上拉节点PU和第一控制端G1连接，用于在第一控制端G1的控制下，向上拉节点PU提供信号输入端INPUT的信号；输出子电路，与上拉节点PU、第一时钟信号端CLKA和信号输出端OUTPUT连接，用于在上拉节点PU的控制下，向信号输出端OUTPUT提供第一时钟信号端CLKA的信号；上拉节点控制子电路，与上拉节点PU、第二时钟信号端CLKB、第三时钟信号端CLKC和低电平电源端VGL连接，用于在第二时钟信号端CLKB和第三时钟信号端CLKC的控制下，向上拉节点PU提供低电平电源端VGL的信号。

其中，信号输出端OUTPUT为本级移位寄存器提供栅极驱动信号，并为下一级移位寄存器提供信号输入端INPUT的信号。

其中，信号输入端INPUT输入的是脉冲信号，信号输出端OUTPUT输出的是脉冲信号，低电平电源端VGL持续提供低电平，第一控制端G1输入的是脉冲信号，第一时钟信号端CLKA、第二时钟信号端CLKB和第三时钟信号端CLKC的信号为周期信号。

具体的，第一级移位寄存器的第一控制端G1与第一初始信号端连接，第二级移位寄存器的第一控制端G1与第二初始信号端连接，第N级移位寄存器的第一控制端G1与第N-2级移位寄存器的上拉节点PU连接。

本实用新型实施例提供的移位寄存器包括：输入子电路，与信号输入端、上拉节点和第一控制端连接，用于在第一控制端的控制下，向上拉节点提供信号输入端的信号；输出子电路，与上拉节点、第一时钟信号端和信号输出端连接，用于在上拉节点的控制下，向信号输出端提供第一时钟信号端的信号；上拉节点控制子电路，与上拉节点、第二时钟信号端、第三时钟信号端和低电平电源端连接，用于在第二时钟信号端和第三时钟信号端的控制下，向上拉节点提供低电平电源端的信号。本实用新型实施例通过输入子电路，与信号输入端和第一控制端连接，减少了输入子电路中晶体管处于偏压的时间，改善了以往直流电压对输入子电路中晶体管的偏压引起的薄膜晶体管特性偏移，本实施例还通过设置有上拉节点控制子电路通过第二时钟信号端和第三时钟信号端的信号控制上拉节点，减少了上拉节点处于高电平的时间，进一步减少了输出子电路中晶体管处于偏压的时间，避免了显示面板在高温高湿等极端环境下由于偏压容易引起晶体管特性的偏移，保证了显示面板反向扫描工作正常，提高了显示面板的工作稳定性、使用可靠性和显示效果。

可选地，图2为本实用新型实施例提供的移位寄存器的结构示意图二，如图2所示，本实用新型实施例提供的移位寄存器还包括：复位子电路。

具体的，复位子电路，与上拉节点PU、第二控制端G2和复位信号端RESET连接，用于在第二控制端G2的控制下，向上拉节点PU提供复位信号端RESET的信号。

其中，第二控制端G2的信号为脉冲信号，第N级移位寄存器的第二控制端G2与第N+2级移位寄存器的上拉节点连接，第N级移位寄存器的复位信号端RESET与第N+1级移位寄存器的信号输出端OUTPUT连接。

本实用新型实施例提供的复位子电路的连接方式减少了输出子电路中晶体管处于偏压的时间，改善了以往直流电压对复位子电路中晶体管的偏压引起的薄膜晶体管特性偏移，进一步保证了显示面板反向扫描工作正常，提高了显示面板的工作稳定性、使用可靠性和显示效果。

本实用新型实施例通过在移位寄存器中增加复位子电路，能够在第二控制端的控制下拉低上拉节点的电位，降低移位寄存器中的噪声，进一步地提高显示面板的工作稳定性、使用可靠性和显示效果。

可选地，如图2所示，本实用新型实施例提供的移位寄存器还包括：下拉节点控制子电路、降噪子电路和输出控制子电路。

具体的，下拉节点控制子电路，与第一使能端GCH1、上拉节点PU、下拉节点PD和低电平电源端VGL连接，用于在第一使能端GCH1和上拉节点PU的控制下，向下拉节点PD提供第一使能端GCH1或低电平电源端VGL的信号；降噪子电路，与下拉节点PD、上拉节点PU、低电平电源端VGL和信号输出端OUTPUT连接，用于在下拉节点PD的控制下，分别向上拉节点PU和信号输出端OUTPUT提供低电平电源端的信号；输出控制子电路，与第二使能端GCH2、低电平电源端VGL和信号输出端OUTPUT连接，用于在第二使能端GCH2的控制下，向信号输出端OUTPUT提供低电平电源端VGL的信号。

其中，第一使能端GCH1的信号为下拉节点PD的输入信号，其是帧使能信号，具体的，第一使能端GCH1的输入信号在显示帧内为打开信号，在显示帧外为关闭信号，第二使能端GCH2的输入信号在显示帧外为打开信号，在显示帧内为关闭信号。

本实用新型实施例通过在在下拉节点控制子电路和降噪子电路的配合下，能够降低移位寄存器中的噪声，进一步地提高显示面板的工作稳定性、使用可靠性和显示效果，另外，本实用新型实施例提供的输出控制子电路能够在显示帧外将所有移位寄存器中的信号输出端的输出信号拉低，进一步地，降低移位寄存器中的噪声，提高显示面板的工作稳定性、使用可靠性和显示效果。

可选地，图3为本实用新型实施例提供的输入子电路的等效电路图，如图3所示，本实用新型实施例提供的移位寄存器中的输入子电路包括：第一晶体管M1。

具体的，第一晶体管M1的控制极与第一控制端G1连接，其第一极与信号输出端OUTPUT连接，其第二极与上拉节点PU连接。

在本实施例中，图3中具体示出了输入子电路的示例性结构。本领域技术人员容易理解是，输入子电路的实现方式不限于此，只要能够实现其功能即可。

可选地，图4为本实用新型实施例提供的输出子电路的等效电路图，如图4所示，本实用新型实施例提供的移位寄存器中的输出子电路包括：电容C和第二晶体管M2。

具体的，电容C的第一端与上拉节点PU连接，第二端与信号输出端OUTPUT连接；第二晶体管M2的控制极与上拉节点PU连接，其第一极与第一时钟信号端CLKA连接，其第二极与信号输出端OUTPUT连接。

具体的，电容C可以是由像素电极与公共电极构成的液晶电容，也可以是由像素电极与公共电极构成的液晶电容以及存储电容构成的等效电容，本实用新型实施例对此不作限定。

在本实施例中，图4中具体示出了输出子电路的示例性结构。本领域技术人员容易理解是，输出子电路的实现方式不限于此，只要能够实现其功能即可。

可选地，图5为本实用新型实施例提供的上拉节点控制子电路的等效电路图，如图5所示，本实用新型实施例提供的移位寄存器中的上拉节点控制子电路包括：第三晶体管M3和第四晶体管M4。

具体的，第三晶体管M3的控制极与第二时钟信号端CLKB连接，其第一极与上拉节点PU连接，其第二极与第四晶体管M4的第一极连接；第四晶体管M4的控制极与第三时钟信号端CLKC连接，其第二极与低电平电源端VGL连接。

在本实施例中，图5中具体示出了上拉节点控制子电路的示例性结构。本领域技术人员容易理解是，上拉节点控制子电路的实现方式不限于此，只要能够实现其功能即可。

可选地，图6为本实用新型实施例提供的复位子电路的等效电路图，如图6所示，本实用新型实施例提供的移位寄存器中的复位子电路包括：第五晶体管M5。

具体的，第五晶体管M5的控制极与第二控制端G2连接，其第一极与上拉节点PU连接，其第二极与复位信号端RESET连接。

在本实施例中，图6中具体示出了复位子电路的示例性结构。本领域技术人员容易理解是，复位子电路的实现方式不限于此，只要能够实现其功能即可。

可选地，图7为本实用新型实施例提供的下拉节点控制子电路的等效电路图，如图7所示，本实用新型实施例提供的移位寄存器中的下拉节点控制子电路包括：第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9。

具体的，第六晶体管M6的控制极和第一极与第一使能端GCH1连接，其第二极与第七晶体管M7的控制极连接；第七晶体管M7的第一极与第一使能端GCH1连接，其第二极与下拉节点PD连接；第八晶体管M8的控制极与上拉节点PU连接，其第一极与下拉节点PD连接，其第二极与低电平电源端VGL连接；第九晶体管M9的控制极与上拉节点PU连接，其第一极与第七晶体管M7的控制极连接，其第二极与低电平电源端VGL连接。

在本实施例中，图7中具体示出了下拉节点控制子电路的示例性结构。本领域技术人员容易理解是，下拉节点控制子电路的实现方式不限于此，只要能够实现其功能即可。

可选地，图8为本实用新型实施例提供的降噪子电路的等效电路图，如图8所示，本实用新型实施例提供的移位寄存器中的降噪子电路包括：第十晶体管M10和第十一晶体管M11。

具体的，第十晶体管M10的控制极与下拉节点PD连接，其第一极与上拉节点PU连接，其第二极与低电平电源端VGL连接；第十一晶体管M11的控制极与下拉节点PD连接，其第一极与信号输出端OUTPUT连接，其第二极与低电平电源端VGL连接。

在本实施例中，图8中具体示出了降噪子电路的示例性结构。本领域技术人员容易理解是，降噪子电路的实现方式不限于此，只要能够实现其功能即可。

可选地，图9为本实用新型实施例提供的输出控制子电路的等效电路图，如图9所示，本实用新型实施例提供的移位寄存器中的输出控制子电路包括：第十二晶体管M12。

具体的，第十二晶体管M12的控制极与第二使能端GCH2连接，其第一极与信号输出端OUTPUT连接，其第二极与低电平电源端VGL连接。

在本实施例中，图9中具体示出了输出控制子电路的示例性结构。本领域技术人员容易理解是，输出控制子电路的实现方式不限于此，只要能够实现其功能即可。

可选地，图10为本实用新型实施例提供的移位寄存器的等效电路图，本实用新型实施例提供的移位寄存器还包括：复位子电路、下拉节点控制子电路、降噪子电路和输出控制子电路；输入子电路包括：第一晶体管M1；输出子电路包括：电容C和第二晶体管M2；上拉节点控制子电路包括：第三晶体管M3和第四晶体管M4；复位子电路包括：第五晶体管M5；下拉节点控制子电路包括：第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9；降噪子电路包括：第十晶体管M10和第十一晶体管M11；输出控制子电路包括：第十二晶体管M12。

具体的，第一晶体管M1的控制极与第一控制端G1连接，其第一极与信号输出端OUTPUT连接，其第二极与上拉节点PU连接；电容C的第一端与上拉节点PU连接，第二端与信号输出端OUTPUT连接；第二晶体管M2的控制极与上拉节点PU连接，其第一极与第一时钟信号端CLKA连接，其第二极与信号输出端OUTPUT连接；第三晶体管M3的控制极与第二时钟信号端CLKB连接，其第一极与上拉节点PU连接，其第二极与第四晶体管M4的第一极连接；第四晶体管M4的控制极与第三时钟信号端CLKC连接，其第二极与低电平电源端VGL连接；第五晶体管M5的控制极与第二控制端G2连接，其第一极与上拉节点PU连接，其第二极与复位信号端RESET连接；第六晶体管M6的控制极和第一极与第一使能端GCH1连接，其第二极与第七晶体管M7的控制极连接；第七晶体管M7的第一极与第一使能端GCH1连接，其第二极与下拉节点PD连接；第八晶体管M8的控制极与上拉节点PU连接，其第一极与下拉节点PD连接，其第二极与低电平电源端VGL连接；第九晶体管M9的控制极与上拉节点PU连接，其第一极与第七晶体管M7的控制极连接，其第二极与低电平电源端VGL连接；第十晶体管M10的控制极与下拉节点PD连接，其第一极与上拉节点PU连接，其第二极与低电平电源端VGL连接；第十一晶体管M11的控制极与下拉节点PD连接，其第一极与信号输出端OUTPUT连接，其第二极与低电平电源端VGL连接；第十二晶体管M12的控制极与第二使能端GCH2连接，其第一极与信号输出端OUTPUT连接，其第二极与低电平电源端VGL连接。

在本实施例中具体示出了输入子电路、输出子电路、上拉节点控制子电路、复位子电路、下拉节点控制子电路、降噪子电路和输出控制子电路的示例性结构。本领域技术人员容易理解是，以上各子电路的实现方式不限于此，只要能够实现其各自的功能即可。

在本实施例中，晶体管M1～M12均可以为N型薄膜晶体管或P型薄膜晶体管，可以统一工艺流程，能够减少工艺制程，有助于提高产品的良率。此外，考虑到低温多晶硅薄膜晶体管的漏电流较小，因此，本实用新型实施例优选所有晶体管为低温多晶硅薄膜晶体管，薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。

下面通过移位寄存器的工作过程进一步说明本实用新型实施例的技术方案。

以本实用新型实施例提供的移位寄存器中的晶体管M1～M12均为N型薄膜晶体管为例，图11为本实用新型实施例提供的移位寄存器的工作时序图，如图10和图11所示，本实用新型实施例提供的移位寄存器包括12个晶体管单元(M1～M12)、1个电容(C)、3个信号输入端(INPUT、RESET、GCH1、GCH2、CLKA、CLKB、CLKC、G1和G2)、1个信号输出端(OUTPUT)和1个电源端(VGL)。

具体的，低电平电源端VGL持续提供低电平信号，第一使能端GCH1的输入信号在显示帧内为高电平信号，在显示帧外为低电平信号，第二使能端GCH2的输入信号在显示帧外为高电平信号，在显示帧内为低电平信号。

具体地：

第一阶段T1，即初始化阶段，第一控制端G1的输入信号为高电平，第一晶体管M1开始，由于信号输入端INPUT的输入信号为低电平，上拉节点PU的电位没有被拉高，第一使能端GCH1的输入信号为高电平信号，第六晶体管M6和第七晶体管M7开启，下拉节点PD的电位被拉高，第十晶体管M10和第十一晶体管M11开启，上拉节点PU和信号输出端OUTPUT的信号被初始化为低电平电源端VGL的信号。

本阶段中，输入端中的第一控制端G1、第三时钟信号端CLKC和第一使能端GCH1的输入信号均为高电平，信号输入端INPUT、复位信号端RESET、第二使能端GCH2和第二控制端G2的输入信号均为低电平。信号输出端OUTPUT的输出信号为低电平。需要说明的是，第一时钟信号端CLKA是在本阶段的前1/2时间段的输入信号为高电平，是在本阶段的后1/2时间段的输入信号为低电平，第二时钟信号端CLKB是在本阶段的后1/2时间段的输入信号为高电平，在本阶段的后1/2时间段的输入信号为低电平，在本阶段的后1/2时间段第二时钟信号端CLKB和第三时钟信号端CLKC的输入信号均为高电平，第三晶体管M3和第四晶体管M4开启，上拉节点PU的电位被初始化为低电平电源端VGL的信号的低电平。

第二阶段T2，即输入阶段，第一控制端G1的输入信号为高电平，第一晶体管M1开启，信号输入端INPUT的信号为高电平，将上拉节点PU的电位拉高，对电容C进行充电。

本阶段中，输入端中的信号输入端INPUT、第一使能端GCH1、第一控制端G1和第二时钟信号端CLKB的输入信号为高电平，复位信号端RESET、第二使能端GCH2、第一时钟信号端CLKA、第三时钟信号端CLKC和第二控制端G2的输入信号为低电平。信号输出端OUTPUT的输出信号为低电平。虽然第一使能端GCH1持续提供高电平信号，第六晶体管M6和第七晶体管M7开启，但由于上拉节点PU的电位为高电平，则第八晶体管M8和第九晶体管M9开启，拉低了下拉节点PD的电位，第五晶体管M5并不开启，上拉节点PU的电位不会被拉低，虽然，上拉节点PU的电位为高电平，第二晶体管M2开启，但由于第一时钟信号端CLKA的输入信号为低电平，信号输出端OUTPUT的输出信号为低电平。

第三阶段T3，即输出阶段，包括：第一子输出阶段t31和第二子输出阶段t32。

在第一子输出阶段t31：第一时钟信号端CLKA的输入信号变为高电平，由于电容C的自举效应，使得上拉节点PU的电位继续被拉高，上拉节点PU的高电平使第二晶体管M2开启，信号输出端OUTPUT输出第一时钟信号端CLKA的信号，即级联信号，另外，上拉节点PU电位的升高，提高了第二晶体管M2的导通能力，保证了像素充电。

本阶段中，输入端中的第一时钟信号端CLKA、信号输入端INPUT和第一使能端GCH1的输入信号为高电平，复位信号端RESET、第二使能端GCH2、第二时钟信号端CLKB、第三时钟信号端CLKC、第一控制端G1和第二控制端G2的输入信号为低电平，信号输出端OUTPUT的输出信号为高电平，由于上拉节点PU的电位仍为高电平，则第八晶体管M8和第九晶体管M9仍然开启，拉低了下拉节点PD的电位，第十晶体管M10和第十一晶体管M11并不开启，上拉节点PU和信号输出端OUTPUT的电位不会被拉低。虽然信号输入端INPUT的信号为高电平，但由于第一控制端G1的输入信号为低电平，因此，第一晶体管M1关断。

在第二子输出阶段t32：第二控制端G2的输入信号为高电平，第五晶体管M5导通，由于复位信号端RESET的输入信号为高电平，保持了上拉节点PU的电位仍为高电平，第一时钟信号端CLKA的输入信号为高电平，由于上拉节点PU的电位仍为高电平，上拉节点PU的高电平使第二晶体管M2开启，信号输出端OUTPUT输出第一时钟信号端CLKA的信号，即级联信号，另外，上拉节点PU电位的升高，提高了第二晶体管M2的导通能力，保证了像素充电。

本阶段中，输入端中的第一时钟信号端CLKA、第一使能端GCH1、复位信号端RESET、第三时钟信号端CLKC、第二控制端G2的输入信号为高电平，信号输入端INPUT、第二使能端GCH2、第二时钟信号端CLKB、第一控制端G1的输入信号为低电平，信号输出端OUTPUT的输出信号为高电平，由于上拉节点PU的电位仍为高电平，则第八晶体管M8和第九晶体管M9仍然开启，拉低了下拉节点PD的电位，第十晶体管M10和第十一晶体管M11并不开启，上拉节点PU和信号输出端OUTPUT的电位不会被拉低。虽然第三时钟信号端CLKC的输入信号为高电平，第四晶体管M4开启，但第二时钟信号端CLKB的输入信号为低电平，第三晶体管M3关闭，进一步保证了上拉节点PU的电位不会被低电平电源端VGL的信号拉低。

第四阶段T4，即复位阶段，包括：第一子复位阶段t41和第二子复位阶段t42。

在第一子复位阶段t41：虽然第二控制端G2的输入信号为高电平，第五晶体管M5开启，复位信号端RESET的输入信号为高电平，但是由于第二时钟信号端CLKB和第三时钟信号端CLKC的输入信号为高电平，第三晶体管M3和第四晶体管M4开启，上拉节点PU的电位被拉低至低电平电源端VGL的低电平，第八晶体管M8和第九晶体管M9关闭，第一使能端GCH1的输入信号为高电平，第六晶体管M6和第七晶体管M7开启，下拉节点PD的电位被拉高，第十晶体管M10开启，上拉节点PU的电位被持续拉低至低电平电源端VGL的低电平，以降低噪声，第十一晶体管M11开启，信号输出端OUTPUT的电位被拉低至低电平电源端VGL的低电平，以降低噪声。

本阶段中，输入端中的复位信号端RESET、第二控制端G2、第二时钟信号端CLKB、第三时钟信号端CLKC和第一使能端GCH1的输入信号为高电平，信号输入端INPUT、第一控制端G1、第一时钟信号端CLKA、第二使能端GCH2的输入信号为低电平，信号输出端OUTPUT的输出信号为低电平。

在第二子复位阶段t42：第二控制端G2的输入信号为高电平，第五晶体管M5开启，复位信号端RESET的输入信号为低电平，上拉节点PU的电位被拉低，第八晶体管M8和第九晶体管M9关闭，第一使能端GCH1的输入信号为高电平，第六晶体管M6和第七晶体管M7开启，下拉节点PD的电位被拉高，第十晶体管M10开启，上拉节点PU的电位被持续拉低至低电平电源端VGL的低电平，以降低噪声，第十一晶体管M11开启，信号输出端OUTPUT的电位被拉低至低电平电源端VGL的低电平，以降低噪声。

本阶段中，输入端中的第二控制端G2、第二时钟信号端CLKB和第一使能端GCH1的输入信号为高电平，信号输入端INPUT、复位信号端RESET、第一时钟信号端CLKA、第三时钟信号端CLKC、第一控制端G1和第二使能端GCH2的输入信号为低电平，信号输出端OUTPUT的输出信号为低电平。

第五阶段T5，包括：第一子阶段t51、第二子阶段t52和第三子阶段t53。

在第一子阶段t51：第一时钟信号端CLKA的输入信号为高电平，由于上拉节点PU的电位为低电平，第二晶体管M2关断，信号输出端OUTPUT的输出信号为低电平，同时，第八晶体管M8和第九晶体管M9关断，下拉节点PD的电位为高电平，第十晶体管M10开启，上拉节点PU的电位被持续拉低，以降低噪声，第十一晶体管M11开启，信号输出端OUTPUT的电位被持续拉低，以降低噪声。

本阶段中，输入端中的第一时钟信号端CLKA和第一使能端GCH1的输入信号为高电平，信号输入端INPUT、第一控制端G1、复位信号端RESET、第二控制端G2、第二时钟信号端CLKB、第二使能端GCH2的输入信号为低电平，第三时钟信号端CLKC的输入信号在本阶段的前1/2时间段内为低电平信号，在后1/2时间段内为高电平信号。

在第二子阶段t52：第二时钟信号端CLKB和第三时钟信号端CLKC的输入信号为高电平，第三晶体管M3和第四晶体管M4开启，上拉节点PU的电位被拉低，第二晶体管M2关断，信号输出端OUTPUT的输出信号为低电平，同时，第八晶体管M8和第九晶体管M9关断，下拉节点PD的电位为高电平，第十晶体管M10开启，上拉节点PU的电位被持续拉低，以降低噪声，第十一晶体管M11开启，信号输出端OUTPUT的电位被持续拉低，以降低噪声。

本阶段中，输入端中的第二时钟信号端CLKB、第三时钟信号端CLKC和第一使能端GCH1的输入信号为高电平，信号输入端INPUT、第一控制端G1、第二控制端G2、复位信号端RESET、第一时钟信号端CLKA、第二使能端GCH2的输入信号为低电平。

在第三子阶段t53：第一时钟信号端CLKA的输入信号为低电平，由于上拉节点PU的电位为低电平，第二晶体管M2关断，信号输出端OUTPUT的输出信号为低电平，同时，第八晶体管M8和第九晶体管M9关断，下拉节点PD的电位为高电平，第十晶体管M10开启，上拉节点PU的电位被持续拉低，以降低噪声，第十一晶体管M11开启，信号输出端OUTPUT的电位被持续拉低，以降低噪声。第三时钟信号端CLKC的输入信号为低电平，第四晶体管M4关闭，第二时钟信号端CLKB的输入信号为高电平，第三晶体管M3开启。

本阶段中，输入端中的第二时钟信号端CLKB和第一使能端GCH1的输入信号为高电平，信号输入端INPUT、第一控制端G1、复位信号端RESET、第一时钟信号端CLKA、第三时钟信号端CLKC、第二控制端G2、第二使能端GCH2的输入信号为低电平。

在第五阶段T5之后，本级移位寄存器持续第五阶段，直至第一控制端G1再次接收到高电平信号。

另外，需要说明的是，在显示帧外，第二使能端GCH的输入信号为高电平，第十二晶体管M12开启，将信号输出端OUTPUT的输出信号拉低，以降低噪声。

需要说明的是，图11提供的移位寄存器的工作时序对应的移位寄存器为除第一级、第二级、倒数第一级和倒数第二级之外的移位寄存器。

进一步地，图12为本实用新型实施例提供的第一级移位寄存器的工作时序图，图13为本实用新型实施例提供的第二级移位寄存器的工作时序图，图14为本实用新型实施例提供的倒数第二级移位寄存器的工作时序图，图15为本实用新型实施例提供的倒数第一级移位寄存器的工作时序图，如图12所示，第一级移位寄存器与图11中的移位寄存器的工作时序不同之处在于，第一级移位寄存器的第一控制端的信号与信号输入端的相同，均为脉冲信号，如图图13所示，第二级移位寄存器的第一控制端的信号也为脉冲信号，其与第一级移位寄存器的第一控制端的信号相比，其信号的持续时间相同，不同之处在于，第二级移位寄存器的第一控制端的信号与第一级移位寄存器的第一控制端的信号晚一半的信号的持续时间。如图14所示，倒数第二级移位寄存器的与图11中的移位寄存器的工作时序不同之处在于，倒数第二级移位寄存器中的第二控制端持续提供低电平信号。如图15所示，倒数第一级移位寄存器与图11中的移位寄存器的工作时序不同之处在于，倒数第一级移位寄存器中的第二控制端和复位信号端持续提供低电平信号。

具体的，第一级移位寄存器、第二级移位寄存器、倒数第一级移位寄存器和倒数第二级移位寄存器的工作原理与以上描述的工作原理类似，在此不再赘述。

基于上述实施例的发明构思，本实用新型实施例还提供了一种移位寄存器的驱动方法，应用于实施例一提供的移位寄存器中，图16为本实用新型实施例还提供的移位寄存器的驱动方法的流程图，其中，移位寄存器包括：信号输入端、复位信号端、第一使能端、第二使能端、第一时钟信号端、第二时钟信号端、第三时钟信号端、第一控制端和第二控制端，还包括：输入子电路、输出子电路、上拉节点控制子电路、复位子电路、下拉节点控制子电路、输出控制子电路和降噪子电路，如图16所示，本实用新型实施例提供的移位寄存器的驱动方法，具体包括以下步骤：

步骤100、输入子电路在第一控制端的控制下，向上拉节点提供信号输入端的信号。

步骤200、输出子电路在上拉节点的控制下，向信号输出端提供第一时钟信号端的信号。

步骤300、上拉节点控制子电路在第二时钟信号端和第三时钟信号端的控制下，向上拉节点提供低电平电源端的信号。

本实用新型实施例提供的移位寄存器的驱动方法应用在实施例一提供的移位寄存器中，其实现原理和实现效果类似，在此不再赘述。

具体的，本实用新型提供的移位寄存器的驱动方法还包括：复位子电路在第二控制端的控制下，向上拉节点提供复位信号端的信号。

具体的，本实用新型提供的移位寄存器的驱动方法还包括：下拉节点控制子电路在第一使能端和上拉节点的控制下，向下拉节点提供第一使能端或低电平电源端的信号。

具体的，本实用新型提供的移位寄存器的驱动方法还包括：降噪子电路在下拉节点的控制下，分别向上拉节点和信号输出端提供低电平电源端的信号。

具体的，本实用新型提供的移位寄存器的驱动方法还包括：输出控制子电路在第二使能端的控制下，向信号输出端提供低电平电源端的信号。

基于上述实施例的发明构思，本实用新型实施例还提供一种栅极驱动电路，图17为本实用新型实施例提供的栅极驱动电路的结构示意图，如图17所示，本实用新型实施例提供的栅极驱动电路包括多个级联的移位寄存器；还包括：第一初始信号端STV1和第二初始信号端STV2。

具体的，第一级移位寄存器的第一控制端G1和信号输入端INPUT与第一初始信号端STV1连接，其复位信号端RESET与第二级移位寄存器的信号输出端OUTPUT连接，其第二控制端G2与第三级移位寄存器的上拉节点PU连接；第二级移位寄存器的第一控制端G1与第二初始信号端STV2连接，其信号输入端INPUT与第一级移位寄存器的信号输出端OUTPUT连接，其复位信号端RESET与第三级移位寄存器的信号输出端OUTPUT连接，其第二控制端G2与第四级移位寄存器的上拉节点PU连接；第N级移位寄存器的第一控制端G1与第N-2级移位寄存器的上拉节点PU连接，其信号输入端INPUT与第N-1级移位寄存器的信号输出端OUTPUT连接，其复位信号端RESET与第N+1级移位寄存器的信号输出端OUTPUT连接，其第二控制端G2与第N+2级移位寄存器的上拉节点PU连接。

其中，N≥3。

其中，移位寄存器为实施例一提供的移位寄存器，其实现原理和实现效果类似，在此不再赘述。

具体的，如图17所示，本实用新型实施例提供的栅极驱动电路还包括：第一时钟端CLK1、第二时钟端CLK2、第三时钟端CLK3和第四时钟端CLK4。

在N＝4i+1的状态下，第N级移位寄存器的第一时钟信号端CLKA与第一时钟端CLK1连接，其第二时钟信号端CLKB与第二时钟端CLK2连接，其第三时钟信号端CLKC与第三时钟端CLK3连接；在N＝4i+2的状态下，第N级移位寄存器的第一时钟信号端CLKA与第二时钟端CLK2连接，其第二时钟信号端CLKB与第三时钟端CLK3连接，其第三时钟信号端CLKC与第四时钟端CLK4连接；在N＝4i+3的状态下，第N级移位寄存器的第一时钟信号端CLKA与第三时钟端CLK3连接，其第二时钟信号端CLKB与第四时钟端CLK4连接，其第三时钟信号端CLKC与第一时钟端CLK1连接；在N＝4i的状态下，第N级移位寄存器的第一时钟信号端CLKA与第四时钟端CLK4连接，其第二时钟信号端CLKB与第一时钟端CLK1连接，其第三时钟信号端CLKC与第二时钟端CLK2连接。

其中，i≥0。

具体的，图18为本实用新型实施例提供的四个时钟端信号的示意图，如图18所示，第一时钟端CLK1和第二时钟端CLK2的信号的相位相反，第三时钟端CLK3和第四时钟端CLK4的信号的相位相反。

基于上述实施例的发明构思，本实用新型实施例还提供一种显示装置，包括栅极驱动电路。

其中，栅极驱动电路为实施例二提供的栅极驱动电路，其实现原理和实现效果类似，在此不再赘述。

具体的，该显示装置可以为：OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

本实用新型实施例附图只涉及本实用新型实施例涉及到的结构，其他结构可参考通常设计。

在不冲突的情况下，本实用新型的实施例即实施例中的特征可以相互组合以得到新的实施例。

虽然本实用新型所揭露的实施方式如上，但所述的内容仅为便于理解本实用新型而采用的实施方式，并非用以限定本实用新型。任何本实用新型所属领域内的技术人员，在不脱离本实用新型所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本实用新型的专利保护范围，仍须以所附的权利要求书所界定的范围为准。