移位寄存器单元、栅极驱动电路及显示控制方法与流程

本申请涉及显示控制技术领域，具体而言，本申请涉及一种移位寄存器单元、栅极驱动电路及显示控制方法。

背景技术：

在常规的栅极驱动电路的设计中，一行GOA(Gate Driver On Array，阵列基板栅极驱动)单元驱动一行栅极电路(即一个子像素行)，需要的边框比较大，针对目前对窄边框的需求，上述GOA设计很难满足窄边框的设计要求，因此需要新的GOA模型来实现窄边框的设计。

技术实现要素：

本申请针对现有方式的缺点，提出一种移位寄存器单元、栅极驱动电路及显示控制方法，用以解决现有的GOA单元占用边框较大不利于实现窄边框设计的技术问题。

第一方面，本申请实施例提供了一种移位寄存器单元，包括：输入模块、第一时钟控制模块和输出模块；

输入模块的控制端、第一端、第二端分别与第一栅压信号端、第一调节信号端、第一上拉节点电连接，输入模块用于在第一栅压信号端的第一电平信号的控制下，将第一调节信号端的信号输出至第一上拉节点；

第一时钟控制模块的控制端、第一端、第二端分别与第一上拉节点、第一时钟信号端、第二上拉节点电连接，第一时钟控制模块用于在第一上拉节点的第一电位的控制下，将第一时钟信号端的时钟信号输出至第二上拉节点；

输出模块的控制端和第一端分别与第二上拉节点、第二栅压信号端电连接，输出模块的第二端与移位寄存器单元对应的N个子像素行分别电连接，输出模块用于在第二上拉节点的第一电位的控制下，将第二栅压信号端的信号输出至与移位寄存器单元对应的N个子像素行；

N为大于1的整数。

第二方面，本申请实施例提供了一种栅极驱动电路，包括级联的多个移位寄存器模块，每个移位寄存器模块包括两个本申请实施例提供的移位寄存器单元；

在每一级移位寄存器模块中，第一个移位寄存器单元的第一时钟控制模块的第一端输入第一时钟信号，第二个移位寄存器单元的第一时钟控制模块的第一端输入第二时钟信号。

第三方面，本申请实施例提供了一种显示控制方法，应用于本申请实施例第一方面提供的移位寄存器单元，包括：

在预充电阶段，移位寄存器单元中的输入模块在第一栅压信号端的第一电平信号的控制下导通，将第一调节信号端的信号输出至第一上拉节点，使第一上拉节点处于第一电位；

在电压调整阶段，输入模块在第一栅压信号端的第二电平信号的控制下关断，移位寄存器单元中的第一时钟控制模块在第一上拉节点的第一电位的控制下将第一时钟信号端的时钟信号输出至第二上拉节点，使第二上拉节点处于第一电位；

在输出阶段，移位寄存器单元中的输出模块在第二上拉节点的第一电位的控制下，将第二栅压信号端的信号输出至与移位寄存器单元对应的N个子像素行，使得N个子像素行进行相应的显示；

N为大于1的整数。

本申请实施例提供的技术方案，至少具有如下有益效果：

1)一个移位寄存器单元同时与多个子像素行连接，使多个子像素行可共用一个移位寄存器单元及其中的上拉节点和下拉节点，节省了移位寄存器单元的数量，降低了硬件成本，有利于实现窄边框设计；

2)在一个移位寄存器模块中设置两个移位寄存器单元，基于两种时钟信号的交替作用，可实现一个移位寄存器模块对2N个子像素行的充电控制，采用多个移位寄存器模块级联，各实现对多个子像素行的充电控制，大大节省了移位寄存器单元的数量，进一步降低了硬件成本，适用范围更广；

3)第一时钟控制模块在接收到第一时钟信号端的时钟信号时，控制输出模块的通断，使输出模块在导通阶段输出第二栅压信号端提供的栅压信号至N个子像素行，从而实现一个移位寄存器单元对多个子像素行的充电，在FHD(Full High Definition，全高清)及以下分辨率时，可满足各像素的充电要求。

本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为本申请实施例提供的一种移位寄存器单元的结构框架示意图；

图2为本申请实施例提供的另一种移位寄存器单元的结构框架示意图；

图3为本申请实施例提供的移位寄存器单元的电路原理示意图；

图4为本申请实施例提供的一种显示控制方法的流程示意图；

图5为本申请实施例提供的另一种显示控制方法的流程示意图；

图6为本申请实施例中涉及的各端子的信号时序示意图；

图7为本申请实施例提供的一种栅极驱动电路的结构框架示意图。

图中：

101为输入模块，102为第一时钟控制模块，103为输出模块，104为第二时钟控制模块，105为下拉节点控制模块，106为下拉模块，107为复位模块，108为降噪模块；

M1至M10为第一至第十晶体管，C1为第一电容，C2为第二电容，PU1为第一上拉节点，PU2为第二上拉节点，PD为下拉节点；

L(n-1)为第一栅压信号端，L(n)为第二栅压信号端，L(n+1)为第三栅压信号端，VDD为第一调节信号端，VGL为第二调节信号端，GCH为第三调节信号端，RESET为复位信号端，CLK为第一时钟信号端，CLKB为第二时钟信号端，G(n)为与移位寄存器单元对应的子像素行；

701为移位寄存器模块。

具体实施方式

下面详细描述本申请，本申请实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术的详细描述对于示出的本申请的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。

本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。

本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。

下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。

本申请实施例提供了一种移位寄存器单元(即GOA单元)，如图1所示，该移位寄存器单元包括：输入模块101、第一时钟控制模块102和输出模块103；

输入模块101的控制端、第一端、第二端分别与第一栅压信号端L(n-1)、第一调节信号端VDD、第一上拉节点PU1电连接，输入模块101用于在第一栅压信号端L(n-1)的第一电平信号的控制下，将第一调节信号端VDD的信号输出至第一上拉节点PU1。

第一时钟控制模块102的控制端、第一端、第二端分别与第一上拉节点PU1、第一时钟信号端CLK、第二上拉节点PU2电连接，第一时钟控制模块102用于在第一上拉节点PU1的第一电位的控制下，将第一时钟信号端CLK的时钟信号输出至第二上拉节点PU2。

输出模块103的控制端和第一端分别与第二上拉节点PU2、第二栅压信号端L(n)电连接，输出模块103的第二端与移位寄存器单元对应的N个子像素行G(N)分别电连接，输出模块103用于在第二上拉节点PU2的第一电位的控制下，将第二栅压信号端L(n)的信号输出至与移位寄存器单元对应的N个子像素行G(n)；N为大于1的整数。

本申请实施例中的第一电位可以是高电平或低电平。

可选的，第一时钟信号端CLK的信号周期与第二栅压信号端L(n)的信号周期相同，且第一时钟信号端CLK的时钟信号的信号脉冲宽度为第二栅压信号端L(n)的每个信号的信号脉冲宽度的N倍；输出模块103用于：在第一时钟信号端CLK的一个信号周期内，将第二栅压信号端L(n)的N个信号连续输出至对应的N个子像素行；N为大于1的正整数。

可选的，如图2所示，本申请实施例提供的移位寄存器单元还包括第二时钟控制模块104；

第二时钟控制模块104的控制端、第一端、第二端分别与第二时钟信号端CLKB、第二调节信号端VGL、第二上拉节点PU2电连接，第二时钟控制模块104用于在第二时钟信号端CLKB的控制下，将第二调节信号端VGL输入的信号输出至第二上拉节点PU2。

可选的，如图2所示，本申请实施例提供的移位寄存器单元还包括下拉节点控制模块105和下拉模块106；

下拉节点控制模块105的第一端、第二端均与第三调节信号端GCH电连接，下拉节点控制模块的第三端、第四端、第五端分别与下拉节点PD、第一上拉节点PU1、第二调节信号端VGL电连接，下拉节点控制模块105用于在第三调节信号端GCH或第一上拉节点PU1的第一电位的控制下，将第三调节信号端GCH的信号或第一上拉节点PU1的第一电位传输至下拉节点PD；

下拉模块106的四端分别与下拉节点PD、第一上拉节点PU1、第二上拉节点PU2、第二调节信号端VGL电连接，下拉模块106用于在下拉节点PD的第一电位的控制下，将第二调节信号端VGL的信号传输至第一上拉节点PU1和第二上拉节点PU2。

可选的，如图2所示，本申请实施例提供的移位寄存器单元还包括复位模块107和降噪模块108；

复位模块107的控制端、第一端、第二端分别与复位信号端RESET、第一上拉节点PU1、第二调节信号端VGL电连接，复位模块107用于在复位信号端RESET的复位信号的控制下，将第二调节信号端VGL的信号输出至第一上拉节点PU1。

降噪模块108的控制端、第一端、第二端分别与第三栅压信号端L(n+1)、第二调节信号端VGL、移位寄存器单元对应的N个子像素行G(n)电连接，降噪模块108用于在第三栅压信号端L(n+1)的控制下，将第二调节信号端VGL的信号输出至与移位寄存器单元对应的子像素行G(n)。

图3示出了本申请实施例提供的移位寄存器单元的一种可选实施方式的电路原理示意图，下面参照图3对本申请实施例提供的一种移位寄存器单元的具体结构进行如下介绍：

输入模块101包括第一晶体管M1，其控制极、第一极、第二极分别作为输入模块101的控制端、第一端、第二端，分别与第一栅压信号端L(n-1)、第一调节信号端VDD、第一上拉节点PU1电连接。

第一时钟控制模块102包括第二晶体管M2和第一电容C1，该第二晶体管M2的控制极和第一电容C1的第一端均作为第一时钟控制模块102的控制端与第一上拉节点PU1电连接，该第二晶体管M2的第一极作为第一时钟控制模块102的第一端与第一时钟信号端CLK电连接，该第二晶体管M2的第二极和第一电容C1的第二端均作为第一时钟控制模块102的第二端与第二上拉节点PU2电连接。

输出模块103包括第三晶体管M3和第二电容C2，该第二电容C2的第一端作为输出模块103的控制端与第二上拉节点PU2电连接，第二端与第三晶体管M3的控制极电连接；该第三晶体管M3的第一极、第二极分别作为输出模块103的第一端、第二端，分别与第二栅压信号端L(n)、移位寄存器单元对应的N个子像素行G(N)电连接。

第二时钟控制模块104包括第四晶体管M4，其控制极、第一极、第二极分别作为第二时钟控制模块104的控制端、第一端、第二端，分别与第二时钟信号端CLKB、第二调节信号端VGL、第二上拉节点PU2电连接。

下拉节点控制模块105包括第五晶体管M5和第六晶体管M6，该第五晶体管M5的控制极、第一极分别作为下拉节点控制模块105的第一端、第二端，与第三调节信号端GCH电连接；第五晶体管M5的第二极和第六晶体管M6的第一极均作为下拉节点控制模块105的第三端与下拉节点PD电连接；第六晶体管M6的控制极、第二极分别作为下拉节点控制模块105的第四端、第五端，分别与第一上拉节点PU1、第二调节信号端VGL电连接。

下拉模块106包括第七晶体管M7和第八晶体管M8，第七晶体管M7的控制极、第一极、第二极分别与下拉节点PD、第一上拉节点PU1、第二调节信号端VGL电连接，第八晶体管M8的控制极、第一极、第二极分别与下拉节点PD、第二上拉节点PU2、第二调节信号端VGL电连接。

复位模块107包括第九晶体管M9，其控制极、第一极、第二极分别作为复位模块107的控制端、第一端、第二端人，分别与复位信号端RESET、第一上拉节点PU1、第二调节信号端VGL电连接。

降噪模块108包括第十晶体管M10，其控制极、第一极、第二极分别作为降噪模块108的控制端、第一端、第二端，分别与第三栅压信号端L(n+1)、第二调节信号端VGL、移位寄存器单元对应的N个子像素行G(n)电连接。

可选地，上述各晶体管均可以是MOS(Metal Oxid Semiconductor，金属-氧化物-半导体)管，任一晶体管的控制极为MOS管的栅极；控制极所属的晶体管的第一极为MOS管的源极或漏极，第二极为与第一极相对应的MOS管的漏极或源极。

本申请实施例提供的移位寄存器单元的具体原理将在后续的方法实施例中详述，此处不作赘述。

应用本申请实施提供的移位寄存器单元，至少可以实现如下有益效果：

1)一个移位寄存器单元同时与多个子像素行连接，使多个子像素行可共用一个移位寄存器单元及其中的上拉节点和下拉节点，节省了移位寄存器单元的数量，降低了硬件成本，有利于实现窄边框设计；

2)采用与第二栅压信号端连接的输出模块代替原有的输出模块(第一时钟控制模块)，可依次输出第二栅压信号端提供的N个栅压信号至N个子像素行，从而实现一个移位寄存器单元对多个子像素行的控制。

基于同一发明构思，本申请实施例提供了一种显示控制方法，可应用于本申请实施例提供的移位寄存器单元，如图4所示，该显示控制方法包括：

S401，在预充电阶段，移位寄存器单元中的输入模块101在第一栅压信号端L(n-1)的第一电平信号的控制下导通，将第一调节信号端VDD的信号输出至第一上拉节点PU1，使第一上拉节点PU1处于第一电位。

可选地，第一电平信号为高电平信号，第一调节信号端VDD的信号为高电平信号，对应地，第一电位为高电位(VGH)。

S402，在电压调整阶段，输入模块101在第一栅压信号端L(n-1)的第二电平信号的控制下关断，移位寄存器单元中的第一时钟控制模块102在第一上拉节点PU1的第一电位的控制下将第一时钟信号端CLK的时钟信号输出至第二上拉节点PU2，使第二上拉节点PU2处于第一电位。

可选地，第二电平信号为低电平信号。

S403，在输出阶段，移位寄存器单元中的输出模块103在第二上拉节点PU2的第一电位的控制下，将第二栅压信号端L(n)的信号输出至与移位寄存器单元对应的N个子像素行G(n)，使得N个子像素行G(n)进行相应的显示。

可选地，在输出阶段，在第一时钟控制模块102接收到时钟信号的一个信号周期内，输出模块103将第二栅压信号端L(n)的N个信号连续输出至与移位寄存器单元对应的N个子像素行G(n)；N为大于1的正整数。

具体的，在输出阶段，在第一时钟控制模块102接收到时钟信号的一个信号周期内，输出模块103将第二栅压信号端L(n)的第M个信号输出至对应的第M个子像素行；M为大于1的正整数，且M不大于N。

本申请实施例中的N可根据实际需求设置，例如可设置为3，输出模块103的输出端与3个子像素行对应电连接，向3个子像素行分别输出3个栅压信号。

可选地，本申请实施例的第一时钟信号端CLK的时钟信号可以是第一时钟信号或第二时钟信号。

当第一时钟信号端的CLK的时钟信号为第一时钟信号CLK1时，输出模块103可在第一时钟信号CLK1的第一个信号周期，将第二栅压信号端L(n)的3个信号(如图6所示的L1、L2和L3信号)先后输出至对应的3个子像素行(G1、G2和G3)，在后面的每个信号周期内均可将第二栅压信号端L(n)的3个信号先后输出至后面的对应子像素行。

当第一时钟信号端的CLK的时钟信号为第二时钟信号CLK2时，输出模块103可在第二时钟信号CLK2的第一个信号周期内，将第二栅压信号端L(n)的3个信号(如图6所示的L4、L5和L6信号)先后输出至对应的3个子像素行(G4、G5和G6)，在后面的每个信号周期内均可将第二栅压信号端L(n)的3个信号先后输出至后面的对应子像素行。

可选地，如图5所示，在上述步骤S401至S403本申请实施例提供的显示控制方法还包括以下步骤S404和S405：

S404，在复位阶段，复位模块107在复位信号端RESET的复位信号的控制下导通，将第二调节信号端VGL的信号输出至第一上拉节点PU1，使第一上拉节点PU1变为第二电位；第二时钟控制模块104在第二时钟信号端CLKB的时钟信号的控制下导通，将第二调节信号端VGL的信号输出至第二上拉节点PU2，使得第二上拉节点PU2变为第二电位。

可选地，复位信号端RESET的信号为脉冲信号，复位信号为该脉冲信号中的高电平信号；第二调节信号端VGL的信号为高电平信号。

下面以N为3的情况为例，结合图3所示的移位寄存器和图6所示的各信号端的信号时序，对本申请实施例提供的显示控制方法的一种可选的实施方式的原理进行介绍：

在预充电阶段，第一栅压信号端L(n-1)输入高电平信号，第一晶体管M1导通，第一调节信号端VDD输入的高电平信号将第一上拉节点PU1被抬高到高电位，即预充电电位，对第一电容C1充电。

在电压调整阶段，第一栅压信号端L(n-1)输入低电平信号，第一晶体管M1关断，第一上拉节点PU1在第一电容C1的作用下依然保持高电位，第一时钟信号端CLK输入高电平时钟信号，第二晶体管M2导通，第二上拉节点PU2被抬高至高电位VGH，在第一电容C1的自举作用下，第一上拉节点PU1被抬高至更高的电位，理论上此时第一上拉节点PU1的电位可达到2VGH。

在输出阶段，由于第二上拉节点PU2已被抬高至高电位，此时第三晶体管M3导通，第二栅压信号端L(n)输入的三个栅压信号通过第三晶体管M3依次输出，在图6所示的示例中，第一时钟信号端CLK的高电平信号的时间宽度为3H，三个栅压信号L1、L2和L3的高电平的时间宽度为1H，第一时钟信号端CKL的高电平时间宽度内，可依次输出三个栅压信号栅压信号L1、L2和L3，在FHD其以下的分辨率情况下，可满足对三个子像素行的充电需求。

在复位阶段，复位信号端RESET输入高电平信号作为复位信号，第九晶体管M9导通，第二调节信号端VGL的低电平信号将第一上拉节点PU1的电位拉低至低电位；第二时钟信号端CLKB输入高电平信号，第四晶体管M4导通，第二调节信号端VGL的低电平信号将第二上拉节点PU2，的电位拉低至低电位。

应用本申请实施例提供的显示控制方法，至少可以实现如下有益效果：

第一时钟控制模块在接收到第一时钟信号端的时钟信号时，控制输出模块的通断，使输出模块在导通阶段依次输出第二栅压信号端提供的N个栅压信号至N个子像素行，从而实现一个移位寄存器单元对多个子像素行的充电，在FHD及以下分辨率时，可满足各像素的充电要求，时钟信号高低电平的周期比较长，可以实现第一时钟信号端的低功耗。

基于同一发明构思，本申请实施例提供了一种栅极驱动电路，如图7所示，该栅极驱动电路包括级联的多个移位寄存器模块701，每个移位寄存器模块包括两个本申请实施例提供的移位寄存器单元。

在每一级移位寄存器模块701中，第一个移位寄存器单元中的第一时钟控制模块102的第一端输入第一时钟信号(如图5所示的CLK1信号)，第二个移位寄存器单元中的第一时钟控制模块102的第一端输入第二时钟信号(如图5所示的CLK2信号)。

同一级移位寄存器模块701的两个移位寄存器单元的第一时钟控制模块102接入不同的时钟信号，结合前面所述的显示控制原理，每种时钟信号均可控制所属的移位寄存器单元输出N个栅压信号至对应的N个子像素行，在不同的时钟信号的控制下，两个移位寄存器单元可分别输出针对N个栅压信号至对应的子像素行，从而实现对2N个子像素行的显示控制。

可选的，在每一级移位寄存器模块701中，第一个移位寄存器单元的第二时钟控制模块104的控制端输入第二时钟信号，第二个移位寄存器单元的第二时钟控制模块104的控制端输入第一时钟信号。

同一级移位寄存器模块701的两个移位寄存器单元的第二时钟控制模块104接入不同的时钟信号，可在复位阶段将所属的移位寄存器单元的第二上拉节点PU2的电位拉低，使输出模块103停止输出。

在图7所示的示例中，对于同一级的移位寄存器模块701中的同一个移位寄存器单元，在第一时钟控制模块102接入高电平的时钟信号时，第二时钟控制模块104接入低电平的时钟信号，在第一时钟控制模块102接入低电平的时钟信号时，第二时钟控制模块104接入高电平的时钟信号。

上述两种时钟信号接入方式在各级移位寄存器模块的两个移位寄存器单元中交替执行，从而实现对各个子像素行的显示控制。

可选的，多个移位寄存器模块通过以下方式级联：

第Q级移位寄存器模块701中第一个移位寄存器单元的输出模块103的输出端与第Q+1级移位寄存器模块701中第一个移位寄存器单元的输入模块101的控制端电连接；第Q级移位寄存器模块701中第二个移位寄存器单元的输出模块103的输出端与第Q+1级移位寄存器模块701中第二个移位寄存器单元的输入模块101的控制端电连接。

第Q级移位寄存器模块701中第一个移位寄存器单元的复位模块107的控制端与第Q+1级移位寄存器模块701中第一个移位寄存器单元的输出模块103的输出端电连接；第Q级移位寄存器模块701中第二个移位寄存器单元的复位模块107的控制端与第Q+1级移位寄存器模块701中第二个移位寄存器单元的输出模块103的输出端电连接。

本申请实施例中的Q为正整数。

图7示出了前三级移位寄存器模块的级联关系示意图，图中的第一级移位寄存器模块中包括两个移位寄存器单元GOA1和GOA2，第二级移位寄存器模块中包括两个移位寄存器单元GOA3和GOA4。

在图7所示的示例中，GOA1的输出端Output(输出模块103的输出端)与GOA3的输入端Input(即输入模块101的控制端)电连接，GOA1的复位端Reset与GOA3的输出端Output电连接，GOA2的输出端Output与GOA4的输入端Input电连接，GOA2的复位端Reset与GOA4的输出端Output电连接，后续级联同理。

可选的，如图6所示，在GOA1与对应的子像素行之间还设置有选通器件，选通器件根据接收到的栅压信号L1、L2或L3输出对应的驱动信号G1、G2或G3(其时序如图6所示)至对应的子像素行，后续的GOA同理。

应用本申请实施例提供的显示控制方法，至少可以实现如下有益效果：

在一个移位寄存器模块中设置两个移位寄存器单元，基于两种时钟信号的交替作用，可实现一个移位寄存器模块对2N个子像素行的充电控制，采用多个移位寄存器模块级联，各实现对多个子像素行的充电控制，大大节省了移位寄存器单元的数量，降低了硬件成本，有利于实现窄边框设计。

本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。

术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。

应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，附图的流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。