栅极驱动电路及其测试方法、和显示装置与流程

本发明涉及显示技术领域，尤其涉及一种栅极驱动电路及其测试方法、和显示装置。

背景技术：

在显示行业中，为了降低了显示面板的制作成本，实现显示面板的窄边框设计，越来越多的栅极驱动电路采用阵列基板行驱动(Gate Driver on Array，简称GOA)技术，即将栅极开关电路集成在显示面板的阵列基板上，采用GOA技术的栅极驱动电路中。

每个移位寄存器单元需要通过至少一根栅线为一行像素提供栅极扫描信号，为了减少信号量通常采用一根驱动时钟信号线为每一级移位寄存器单元的同一根栅线提供信号。然而，这样会导致GOA电路的预充电和充电的时间不足，进而导致像素的预充电时间不足，降低显示装置的显示效果。

技术实现要素：

本发明实施例提供一种栅极驱动电路及其测试方法、和显示装置，以解决现有技术的显示装置中像素充电时长不足，降低显示装置的显示效果的问题。

为了解决上述技术问题，本发明提供技术方案如下：

第一方面，本发明实施例提供一种栅极驱动电路，包括N级依次级联的移位寄存器单元，其中，第一级移位寄存器单元的输出端与第M+1级移位寄存器单元的输入端连接，每个移位寄存器单元用于为与其相连的X根栅线提供栅极扫描信号；所述栅极驱动电路还包括：

Y根级联时钟信号线，所述N级移位寄存器单元的级联时钟信号端分别与所述Y根级联时钟信号线连接，用于向所述N级移位寄存器单元提供上拉信号，其中，连续Y级移位寄存器单元分别与所述Y根级联时钟信号线连接；

X个驱动时钟信号线组，每个驱动时钟信号线组包括Z根驱动时钟信号线，所述移位寄存器单元的X个驱动时钟信号端分别与所述X个驱动时钟信号线组中的一根驱动时钟信号线连接，且连续的M级移位寄存器单元分别与一组驱动时钟信号线组的M根驱动时钟信号线连接，每根驱动时钟信号线用于驱动与所述移位寄存器单元相连的一根栅线输出栅极扫描信号；

M、X和Y均为正整数，N为M的整数倍，Z为M的整数倍。

进一步地，Y等于M，连续M级移位寄存器单元的级联时钟信号端分别与M根级联时钟信号线一一对应连接。

进一步地，Z等于M的2倍，连续2M级移位寄存器单元的同一驱动时钟信号端分别与一个驱动时钟信号线组中的2M根驱动时钟信号线一一对应连接。

进一步地，第H级移位寄存器单元包括输入电路、输出电路和上拉节点复位电路，H为小于N-M且大于M的整数；

所述输入电路的输入端与第H-M级移位寄存器单元的输出电路的输出端连接，所述输入电路的输出端与上拉节点连接，所述输入电路用于在输入信号的控制下对所述上拉节点进行充电；

所述上拉节点复位电路的第一端与低电位端连接，所述上拉节点复位电路的第二端与所述上拉节点连接，所述上拉节点复位电路的控制端与第H+M级移位寄存器单元的输出电路连接，所述上拉节点复位电路用于在复位信号的控制下对所述上拉节点的电位进行复位；

所述输出电路的输入端与所述上拉节点连接，所述输出电路的级联时钟信号端与一根级联时钟信号线连接，所述输出电路用于在所述上拉节点的电位的控制下，将级联时钟信号输出。

进一步地，第H级移位寄存器单元还包括反相电路、上拉节点降噪电路和输出降噪电路，H为小于N-M且大于M的整数；

所述反相电路的输入端与所述上拉节点连接，所述反相电路的输出端与下拉节点连接，用于在所述下拉节点处提供与所述上拉节点的电位相反的电位；

所述上拉节点降噪电路的第一端与低电位端连接，所述上拉节点降噪电路的第二端与所述上拉节点连接，所述上拉节点降噪电路的控制端与所述下拉节点连接，所述上拉节点降噪电路用于在所述下拉节点的电位的控制下，对所述上拉节点进行下拉降噪；

所述输出降噪电路的第一端与所述低电位端连接，所述输出降噪电路的第二端与所述输出电路的输出端连接，所述输出降噪电路的控制端与所述下拉节点连接，所述输出降噪电路用于在所述下拉节点的电位的控制下，对所述输出电路的输出端进行下拉降噪。

进一步地，所述第H级移位寄存器单元还包括防漏电电路；

所述防漏电路用于在所述输出电路输出的级联控制信号的控制下，控制保持上拉节点的高电位。

第二方面，本发明实施例还提供一种栅极驱动电路的检测方法，应用于如上所述的栅极驱动电路；所述方法包括：

将同一个驱动时钟信号线组的Z根驱动时钟信号线相互连接；

通过分别向所述Y根级联时钟信号线提供Y个级联时钟信号，向X个驱动时钟信号线组分别提供X个驱动时钟信号的方式对栅极驱动电路进行检测，其中，同一个驱动时钟信号线组的Z根驱动时钟信号线共用一个驱动时钟信号。

进一步地，所述通过分别向所述Y根级联时钟信号线提供Y个级联时钟信号，向X个驱动时钟信号线组分别提供X个驱动时钟信号的方式对栅极驱动电路进行检测的步骤，包括：

分别向所述Y根级联时钟信号线提供Y个时序依次等时长延后的级联时钟信号，向X个驱动时钟信号线组分别提供X个相同的驱动时钟信号；

检测与同一个移位寄存器单元相连的X个栅线的波形是否一致。

进一步地，所述通过分别向所述Y根级联时钟信号线提供Y个级联时钟信号，向X个驱动时钟信号线组分别提供X个驱动时钟信号的方式对栅极驱动电路进行检测的步骤，包括：

分别向所述Y根级联时钟信号线提供Y个相同级联时钟信号，分别向X个驱动时钟信号线组提供X个驱动时钟信号；

检测与移位寄存器单元相连的一根栅线的波形是否与所述栅线对应的驱动时钟信号相同。

第三方面，本发明实施例还提供一种显示装置，其特征在于，包括如上所述的栅极驱动电路。

本发明提供的技术方案中，通过每个驱动时钟信号线组为每一级移位寄存器单元的同一根栅线提供信号，由于每个驱动时钟信号线组包括Z根驱动时钟信号线，Z根驱动时钟信号线与连续的Z级移位寄存器单元连接，能够使得每一级移位寄存器单元的预充电和充电的时间变长，进而像素的预充电时间也变长，提高显示装置的显示质量。因此，本发明提供的技术方案能够提高显示装置的显示质量。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一实施例提供的栅极驱动电路的结构示意图；

图2为本发明一实施例提供的栅极驱动电路的适用的3T1C电路图；

图3为本发明一实施例提供的栅极驱动电路中移位寄存器单元的结构示意图；

图4为本发明一实施例提供的栅极驱动电路中移位寄存器单元的电路图；

图5为本发明一实施例提供的栅极驱动电路的检测方法的流程图；

图6为本发明一实施例提供的栅极驱动电路的检测方法中AT设备分别与Y根级联时钟信号线和X个驱动时钟信号线组的连接关系示意图；

图7为本发明一实施例提供的栅极驱动电路的检测方法在一种检测模式下各信号线的时序图；

图8为本发明一实施例提供的栅极驱动电路的检测方法在另一种检测模式下各信号线的时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

相关技术中，每个移位寄存器单元需要通过至少一根栅线为一行像素提供栅极扫描信号，为了减少信号量通常采用一根驱动时钟信号线为每一级移位寄存器单元的同一根栅线提供信号，即与每一级移位寄存器单元的相连的栅线的数量与驱动时钟信号线的数量相等。然而，这样会导致GOA电路的预充电和充电的时间不足，进而导致像素的预充电时间不足，降低显示装置的显示效果。

本发明实施例针对上述问题，提供一种栅极驱动电路及其测试方法、和显示装置，能够解决现有技术的显示装置中像素充电时长不足，降低显示装置的显示效果的问题。

本发明实施例提供一种栅极驱动电路，如图1所示，包括N级依次级联的移位寄存器单元，其中，第一级移位寄存器单元的输出端与第M+1级移位寄存器单元的输入端连接，每个移位寄存器单元用于为与其相连的X根栅线提供栅极扫描信号；所述栅极驱动电路还包括：

Y根级联时钟信号线，所述N级移位寄存器单元的级联时钟信号端分别与所述Y根级联时钟信号线连接，用于向所述N级移位寄存器单元提供上拉信号，其中，连续Y级移位寄存器单元分别与所述Y根级联时钟信号线连接；

X个驱动时钟信号线组，每个驱动时钟信号线组包括Z根驱动时钟信号线，所述移位寄存器单元的X个驱动时钟信号端分别与所述X个驱动时钟信号线组中的一根驱动时钟信号线连接，且连续的M级移位寄存器单元分别与一组驱动时钟信号线组的M根驱动时钟信号线连接，每根驱动时钟信号线用于驱动与所述移位寄存器单元相连的一根栅线输出栅极扫描信号；

M、X和Y均为正整数，N为M的整数倍，Z为M的整数倍。

本发明提供的技术方案中，通过每个驱动时钟信号线组为每一级移位寄存器单元的同一根栅线提供信号，由于每个驱动时钟信号线组包括Z根驱动时钟信号线，Z根驱动时钟信号线与连续的Z级移位寄存器单元连接，能够使得每一级移位寄存器单元的预充电和充电的时间变长，进而像素的预充电时间也变长，提高显示装置的显示质量。因此，本发明提供的技术方案能够提高显示装置的显示质量。

上述N级依次级联的移位寄存器单元包括N个移位寄存器单元，其中，第H级移位寄存器单元的输出端CR与第H+M级移位寄存器单元的输入端STU连接，在第H级移位寄存器单元输出栅极扫描信号时能够向第H+M级移位寄存器单元提供上拉信号；第H+M级移位寄存器单元的输出端CR与第H级移位寄存器单元的复位端STD连接，在第H+M级移位寄存器单元输出栅极扫描信号时能够向第H级移位寄存器单元提供下拉信号。

每个移位寄存器单元的VGH端均与VGH线连接，级联时钟信号端(CLKD端)与一根级联时钟信号线(CLKD线)连接，第一驱动时钟信号端(CLKE端)与第一驱动时钟信号线组中的一根驱动时钟信号线(CLKE线)连接，第二驱动时钟信号端(CLKF端)与第二驱动时钟信号线组中的一根驱动时钟信号线(CLKF线)连接。

每级移位寄存器单元可以与至少一根栅线相连，例如：每级移位寄存器单元与两根栅线相连，通过两根栅线共同为一行像素提供栅极扫描信号时，该行像素内可以采用如图2所示的3T1C电路。

3T1C电路包括第一晶体管TFT1、第二晶体管TFT2、第三晶体管TFT3、存储电容器CST和电致发光器件EL。第一晶体管TFT1的控制极连接图1中所示的移位寄存器单元的第一信号输出端G1，第一晶体管TFT1的第一极连接数据线Data，第一晶体管TFT1的第二极连接第三晶体管TFT3的控制极。第二晶体管TFT2的控制极连接图1中所示的移位寄存器单元的第二信号输出端G2，第二晶体管TFT2的第一极连接感测信号线Sense，第二晶体管TFT2的第二极连接第三晶体管TFT3的第二极。第三晶体管TFT3的第一极连接高电平信号端VDD。存储电容器CST的一端与第一晶体管TFT1的第二极连接，存储电容器CST的另一端与第三晶体管TFT3的第二极连接。电致发光器件EL的输入端连接第三晶体管TFT3的第二极，电致发光器件EL的输出端连接低电平信号端VSS。

通过使第一信号输出端G1提供高电平且第二信号输出端G2提供低电平，第一晶体管TFT1在第一信号输出端G1提供的高电平的控制下，控制第一晶体管TFT1的第一极与第一晶体管TFT1的第二极导通，数据信号写入第一晶体管TFT；之后，第三晶体管TFT在数据信号的控制下，控制第三晶体管TFT3的第一极与第三晶体管TFT3的第二极导通，高电平信号传递至第三晶体管TFT3的第二极，从而驱动电致发光器件EL发光。

级联时钟信号线的数量Y可以等于2、也可以等于4，还可以等于M。Y根级联时钟信号线的时钟信号除了相位不同之外，其他均相同，其中，各级联时钟信号线的时钟信号依次等时长延后，即以Y＝4为例，CLKD2比CLKD1延后预设时长，CLKD3比CLKD2延后预设时长，CLKD4比CLKD3延后预设时长，CLKD1比CLKD4延后预设时长。这样，连续的移位寄存器单元按照级联时钟信号的相位的先后顺序依次与连续的级联时钟信号线，能够依次得到上拉信号。

在只有两根级联时钟信号线时，一根级联时钟信号线与奇数级移位寄存器单元的级联时钟信号端连接，另一根与偶数级移位寄存器单元的级联时钟信号端连接。

N级依次级联的移位寄存器单元的时钟信号端分别与连续的Y根时钟信号线一一对应连接。Y根时钟信号线的信号是循环的，以Y＝4为例，可以是CLKD1、CLKD2、CLKD3和CLKD4为一次循环，也可以是CLKD3、CLKD4、CLKD1和CLKD2为一次循环。

在Y等于M的情况下，连续M级移位寄存器单元的级联时钟信号端分别与M根级联时钟信号线一一对应连接；在Y等于2M的情况下，连续2M级移位寄存器单元的级联时钟信号端分别与2M根级联时钟信号线一一对应连接。

驱动时钟信号线组的数量X与移位寄存器单元连接的栅线的数量X相同，每一个驱动时钟信号线组用于驱动N级移位寄存器单元的一根栅线输出栅极扫描信号。例如：移位寄存器单元连接有栅线1、栅线2和栅线3，则X个驱动时钟信号线组包括驱动时钟信号线组1、驱动时钟信号线组2和驱动时钟信号线组3，驱动时钟信号线组1用于驱动N级移位寄存器单元的栅线1输出栅极扫描信号，驱动时钟信号线组2用于驱动N级移位寄存器单元的栅线2输出栅极扫描信号，驱动时钟信号线组3用于驱动N级移位寄存器单元的栅线3输出栅极扫描信号。

进一步地，Z等于M的2倍，连续2M级移位寄存器单元的同一驱动时钟信号端分别与一个驱动时钟信号线组中的2M根驱动时钟信号线一一对应连接。

其中，同一个驱动时钟信号线组中的各驱动时钟信号线的时钟信号依次等时长延后，即以Z＝4为例，CLKE2比CLKE1延后预设时长，CLKE3比CLKE2延后预设时长，CLKE4比CLKE3延后预设时长，CLKE1比CLKE4延后预设时长。这样，连续的移位寄存器单元按照驱动时钟信号的相位的先后顺序依次与连续的驱动时钟信号线，能够依次向连续的多行像素提供栅极扫描信号。

进一步地，如图3所示，第H级移位寄存器单元包括输入电路310、输出电路320和上拉节点复位电路330，H为小于N-M且大于M的整数；

所述输入电路310的输入端与第H-M级移位寄存器单元的输出电路的输出端连接，所述输入电路310的输出端与上拉节点PU连接，所述输入电路310用于在输入信号STU的控制下对所述上拉节点PU进行充电；

所述上拉节点复位电路330的第一端与低电位端LVGL连接，所述上拉节点复位电路330的第二端与所述上拉节点PU连接，所述上拉节点复位电路330的控制端与第H+M级移位寄存器单元的输出电路连接，所述上拉节点复位电路330用于在复位信号STD的控制下对所述上拉节点PU的电位进行复位；

所述输出电路320的输入端与所述上拉节点PU连接，所述输出电路320的级联时钟信号端与一根级联时钟信号线CLKD连接，所述输出电路320用于在所述上拉节点PU的电位的控制下，将级联时钟信号输出。

输入电路310还可以与高电平信号端VDD连接，如图3所示，输入电路310在输入信号STU的控制下，控制高电平信号端VDD与上拉节点PU之间导通，从而高电平信号能够对上拉节点PU进行充电。当然，在输入信号STU为高电平信号时，还可以直接由输入信号STU对上拉节点PU进行充电，本实施例不限定对上拉节点PU充电的方式。

如图3所示，上拉节点复位电路330在复位信号STD的控制下，控制低电位端与上拉节点PU之间导通，从而低电位信号能够对上拉节点PU进行复位。

如图3所示，输出电路320用于在上拉节点PU的电位的控制下，控制级联时钟信号端与输出电路320的输出端CR导通，从而能够将级联时钟信号线CLKD上的级联时钟信号输出。

图3所示的输入电路310、输出电路320和上拉节点复位电路330可以在图4中具体实现，其中：

输入电路310包括第一晶体管Q1，第一晶体管Q1的控制极与第H-M级移位寄存器单元的输出电路的输出端连接，第一晶体管Q1的第一极与高电平信号端VDD连接，第一晶体管Q1的第二极与上拉节点PU连接。当第一晶体管Q1的控制极接收到导通信号(高电平信号)时，第一晶体管Q1的第一极与第一晶体管Q1的第二极之间导通，从而实现对上拉节点PU进行充电。

上拉节点复位电路330包括第二晶体管Q2，第二晶体管Q2的控制极与第H+M级移位寄存器单元的输出电路连接，第二晶体管Q2的第二极与上拉节点PU连接，第二晶体管Q2的第一极与低电位端LVGL连接。当第二晶体管Q2的控制极接收到导通信号(高电平信号)时，第二晶体管Q2的第一极与第二晶体管Q2的第二极之间导通，从而实现对上拉节点PU进行复位，使上拉节点PU的高电平下降至低电平。

输出电路320包括第三晶体管Q3，第三晶体管Q3的控制极与上拉节点PU连接，第三晶体管Q3的第一极与级联时钟信号线CLKD连接，第三晶体管Q3的第二极与级联信号输出端CR连接。

进一步地，如图3所示，所述第H级移位寄存器单元包括还包括反相电路340、上拉节点降噪电路350和输出降噪电路360；

所述反相电路340的输入端与所述上拉节点PU连接，所述反相电路340的输出端与下拉节点PD连接，用于在所述下拉节点PD处提供与所述上拉节点PU的电位相反的电位；

所述上拉节点降噪电路350的第一端与所述低电位端LVGL连接，所述上拉节点降噪电路350的第二端与所述上拉节点PU连接，所述上拉节点降噪电路350的控制端与所述下拉节点PD连接，所述上拉节点降噪电路350用于在所述下拉节点PD的电位的控制下，对所述上拉节点PU进行下拉降噪；

所述输出降噪电路360的第一端与所述低电位端LVGL连接，所述输出降噪电路360的第二端与所述输出电路320的输出端CR连接，所述输出降噪电路360的控制端与所述下拉节点PD连接，所述输出降噪电路360用于在所述下拉节点PD的电位的控制下，对所述输出电路320的输出端CR进行下拉降噪。

反相电路340用于在上拉节点PU为高电位时，将下拉节点PD下拉为低电位；或者，用于在上拉节点PU为低电位时，将下拉节点PD上拉为高电位。反相电路340可以为任何实现上述反相功能的电路。

如图3所示，上拉节点降噪电路350在下拉节点PD的电位的控制下，控制上拉节点PU与低电位端LVGL之间导通，从而对上拉节点PU进行下拉降噪。

如图3所示，输出降噪电路360在下拉节点PD的电位的控制下，控制输出电路320的输出端CR与低电位端LVGL之间导通，从而对输出电路320的输出端CR进行下拉降噪。

图3所示的反相电路340、上拉节点降噪电路350和输出降噪电路360可以在图4中具体实现，其中：

反相电路340包括反相器，反相器的输入端与上拉节点PU连接，反相器的输出端与下拉节点PD连接，用于在下拉节点PD处提供与上拉节点PU的电位相反的电位。

上拉节点降噪电路350包括第四晶体管Q4，第四晶体管Q4的控制极与下拉节点PD连接，第四晶体管Q4的第二极与上拉节点PU连接，第四晶体管Q4的第一极与低电位端LVGL连接。当第四晶体管Q4的控制极接收到导通信号(高电平信号)时，第四晶体管Q4的第一极与第四晶体管Q4的第二极之间导通，从而实现对上拉节点PU进行下拉降噪。

输出降噪电路360包括第五晶体管Q5，第五晶体管Q5的控制极与下拉节点PD连接，第五晶体管Q5的第一极与输出电路320的输出端连接，第五晶体管Q5的第二极与低电位端LVGL连接。当第五晶体管Q5的控制极接收到导通信号(高电平信号)时，第五晶体管Q5的第一极与第五晶体管Q5的第二极之间导通，从而实现对输出电路320的输出端CR进行下拉降噪。

进一步地，所述第H级移位寄存器单元还包括防漏电电路；

所述防漏电电路用于在所述输出电路输出的级联控制信号的控制下，控制上拉节点保持高电位。

防漏电电路用于在级联控制信号为高电平信号的情况下，使与上拉节点PU相连的各晶体管的第一极和第二极同时为高电平，从而避免上拉节点的电平因为漏电而降低，确保显示装置的显示质量。

如图4所示，防漏电电路包括第六晶体管Q6、第七晶体管Q7和第八晶体管Q8，第六晶体管Q6的控制极与上拉节点PU连接，第六晶体管Q6的第一极与高电平信号端VDD连接，第六晶体管Q6的第二极分别与第二晶体管Q2的第一极和第四晶体管Q4的第一极连接；第七晶体管Q7的控制极与第H+M级移位寄存器单元的输出电路连接，第七晶体管Q7的第二极与第二晶体管的第一极连接，第七晶体管Q7的第一极与低电位端LVGL连接；第八晶体管Q8的控制极与下拉节点PD连接，第八晶体管Q8的第二极与第四晶体管Q4的第一极连接，第八晶体管Q8的第一极与低电位端LVGL连接。

在输出电路320输出的级联控制信号为高电平时，上拉节点PU为高电平，第三晶体管Q3的第一极和第三晶体管Q3的第二极均为高电平；第一晶体管Q1的第一极和第一晶体管Q1的第二极也均为高电平；第六晶体管Q6的控制极接收到导通信号(高电平信号)，第六晶体管Q6的第一极和第六晶体管Q6的第二极导通，第六晶体管Q6的第一极和第六晶体管Q6的第二极同时为高电平，另外，由于第二晶体管Q2的第一极和第四晶体管Q4的第一极均与第六晶体管Q6的第二极连接，从而第二晶体管Q2的第一极和第二晶体管Q2的第二极、以及第四晶体管Q4的第一极和第四晶体管Q4的第二极也均为高电平。从而避免上拉节点PU的电平因为漏电而降低，确保显示装置的显示质量。

需要说明的是，图4中移位寄存器单元还可以包括栅极扫描信号的输出电路，以移位寄存器单元相连的栅线为2根为例，两个栅极扫描信号的输出电路如图4所示，两个栅极扫描信号的输出电路的驱动时钟信号端分别与第一驱动时钟信号线CLKE和第二驱动时钟信号线CLKF连接，两个栅极扫描信号的输出电路分别与低电位端VGL连接。

本发明实施例还提供一种栅极驱动电路的检测方法，应用于如上所述的栅极驱动电路；如图5所示，所述方法包括：

步骤501：将同一个驱动时钟信号线组的Z根驱动时钟信号线相互连接；

步骤502：通过分别向所述Y根级联时钟信号线提供Y个级联时钟信号，向X个驱动时钟信号线组分别提供X个驱动时钟信号的方式对栅极驱动电路进行检测，其中，同一个驱动时钟信号线组的Z根驱动时钟信号线共用一个驱动时钟信号。

本发明实施例中，通过将同一个驱动时钟信号线组的Z根驱动时钟信号线相互连接，使得在AT检测时同一个驱动时钟信号线组的Z根驱动时钟信号线共用同一驱动时钟信号，降低了AT测试时AT设备需要提供的驱动时钟信号量，从而确保显示装置能够顺利进行AT检测。

如图6所示，其中，PAD1至PAD6均为AT设备的信号输出接口，AT检测时，AT设备提供驱动时钟信号的信号输出接口只需与对应的驱动时钟信号线组(CLKE或CLKF)中的任一根驱动时钟信号线连接，即能够使该驱动时钟信号线组的Z根驱动时钟信号线均得到驱动时钟信号，原本每个驱动时钟信号线组需要6个接口变为只需要1个接口，能够在确保N级移位寄存器得到该驱动时钟信号的情况下减少AT设备提供的驱动时钟信号量。

进一步地，所述通过分别向所述Y根级联时钟信号线提供Y个级联时钟信号，向X个驱动时钟信号线组分别提供X个驱动时钟信号的方式对栅极驱动电路进行检测的步骤，包括：

分别向所述Y根级联时钟信号线提供Y个时序依次等时长延后的级联时钟信号，向X个驱动时钟信号线组分别提供X个相同的驱动时钟信号；

检测与同一个移位寄存器单元相连的X个栅线的波形是否一致。

本实施例用于GOA级联检测，此检测模式下各信号线的时序如图7所示，其中，X个驱动时钟信号均相同。在一帧显示时间段内，驱动时钟信号线在输入信号STU变为高电平信号起一直提供高电平信号；M个级联时钟信号依次等时长延迟。

若检测到同一个移位寄存器单元相连的X个栅线的波形是否一致，则该移位寄存器单元没有问题；若检测到同一个移位寄存器单元相连的X个栅线的波形不一致，则发现该移位寄存器单元故障，以便于工作人员对故障的移位寄存器进行更换，确保显示装置的显示质量。

进一步地，所述通过分别向所述Y根级联时钟信号线提供Y个级联时钟信号，向X个驱动时钟信号线组分别提供X个驱动时钟信号的方式对栅极驱动电路进行检测的步骤，包括：

分别向所述Y根级联时钟信号线提供Y个相同的级联时钟信号，分别向X个驱动时钟信号线组提供X个驱动时钟信号；

检测与移位寄存器单元相连的一根栅线的波形是否与所述栅线对应的驱动时钟信号相同。

本实施例中，如图4所示，在移位寄存器单元中增加了第九晶体管Q9，第九晶体管Q9的控制极与TRS端连接，第九晶体管Q9的第一极与上拉节点PU连接，第九晶体管Q9的第二极与低电位端LVGL连接。

本实施例用于全ON状态检测，此检测模式下各信号线的时序如图8所示，其中，Y个级联时钟信号均为低电平信号，X个驱动时钟信号可以互不相同也可以相同。LVGL开始提供高电平信号，在此阶段第九晶体管Q9在TRS端的导通信号(高电平信号)的控制下，控制第九晶体管Q9的第一极和第九晶体管Q9的第二极之间导通，从而高电平的LVGL对上拉节点PU进行充电。充电结束后，上拉节点PU为高电位，此时第一驱动时钟信号线CLKE应当能够控制N级移位寄存器的第一信号输出端G1的波形，第二驱动时钟信号线CLKF应当能够控制N级移位寄存器的第二信号输出端G2的波形。

通过检测与N级移位寄存器单元相连的一根栅线的波形是否与所述栅线对应的驱动时钟信号相同，若N级移位寄存器单元对应的栅线的波形均相同，则移位寄存器单元正常；若N级移位寄存器单元对应的栅线的波形存在不相同，则不相同的栅线连接的移位寄存器单元正故障，以便于工作人员对故障的移位寄存器进行更换，确保显示装置的显示质量。

本发明实施例还提供一种显示装置，包括如上所述的栅极驱动电路。

所述显示装置可以为：电视、显示器、数码相框、手机、平板电脑、导航仪等任何具有显示功能的产品或部件。

除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。

上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本发明的保护之内。