栅极驱动电路和显示装置的制作方法

本发明涉及显示驱动技术领域，尤其涉及一种栅极驱动电路和显示装置。

背景技术：

GOA(Gate On Array，设置在阵列基板上的栅极驱动电路)电路是一种将栅极驱动电路集成于TFT(薄膜晶体管)基板上的技术，每个GOA单元作为一个移位寄存器单元将扫描信号依次传递给下一级移位寄存器单元，逐行开启TFT开关，完成像素单元的数据信号输入。

如图1所示，在现有的显示装置中，TCON(时序控制器)提供至栅极驱动电路的时钟信号的幅值、直流降噪电压信号的幅值和帧起始信号的幅值较低，使得所述栅极驱动电路输出的栅极驱动信号无法完成对显示区域的薄膜晶体管的驱动，需要在每一级移位寄存器单元的后端使用电平转换芯片对以上各信号进行电平转换，使得以上各信号的幅值增高，以实现正常的栅极驱动。然而增加电平转换芯片增加了一定的成本，且从集成电路板上就输出幅值较高的时钟信号、直流降噪电压信号和帧起始信号，增加了显示产品的功耗，而目前的移动显示产品需要进一步降低产品的功耗以增加电池的续航能力。

技术实现要素：

本发明的主要目的在于提供一种栅极驱动电路和显示装置，解决现有技术中需要在每一级移位寄存器单元的后端使用电平转换芯片对以上各信号进行电平转换，从而增加成本及显示产品的功耗的问题。

为了达到上述目的，本发明提供了一种栅极驱动电路，包括多级移位寄存器单元，所述栅极驱动电路还包括信号生成电路；

所述信号生成电路用于根据控制信号，生成移位相关信号，并将输出信号提供至所述移位寄存器单元；

所述输出信号包括所述移位相关信号；或者，所述输出信号包括所述控制信号和所述移位输出信号。

实施时，所述控制信号包括控制时钟信号，所述移位相关信号包括移位时钟信号；所述信号生成电路包括时钟信号生成子电路；

所述时钟信号生成子电路用于根据控制时钟信号生成移位时钟信号，并控制所述移位时钟信号的电位的绝对值大于所述控制时钟信号的电位的绝对值，并将所述移位时钟信号提供至所述移位寄存器单元。

实施时，所述控制信号包括控制时钟信号，所述移位相关信号包括移位时钟信号；所述信号生成电路包括时钟信号生成子电路；

所述时钟信号生成子电路用于对所述控制时钟信号进行反相，以得到移位时钟信号，并将所述控制时钟信号与所述移位时钟信号提供至所述移位寄存器单元。

实施时，所述时钟信号生成子电路包括第一时钟信号生成晶体管和第二时钟信号生成晶体管；

所述第一时钟信号生成晶体管的控制极接入所述控制时钟信号，所述第一时钟信号生成晶体管的第一极与所述第二时钟信号生成晶体管的第二极电连接，所述第一时钟信号生成晶体管的第二极与第一电平端电连接；所述第一时钟信号生成晶体管的第一极用于输出所述移位时钟信号；

所述第二时钟信号生成晶体管的控制极和所述第二时钟信号生成晶体管的第一极都与第二电平端电连接。

实施时，所述控制信号包括控制起始信号，所述移位相关信号包括移位起始信号；所述信号生成电路包括起始信号生成子电路；

所述起始信号生成子电路用于对所述控制起始信号进行反相，并对反相后的控制起始信号进行电平转换，以得到所述移位起始信号，并将所述移位起始信号提供至所述多级移位寄存器单元中的第一级移位寄存器单元。

实施时，所述起始信号生成子电路包括第一起始信号生成晶体管和第二起始信号生成晶体管；

所述第一起始信号生成晶体管的控制极接入所述控制起始信号，所述第一起始信号生成晶体管的第一极与所述第二起始信号生成晶体管的第二极电连接，所述第一起始信号生成晶体管的第二极与第一电平端电连接；所述第一起始信号生成晶体管的第一极用于输出所述移位起始信号；

所述第二起始信号生成晶体管的控制极和所述第二起始信号生成晶体管的第一极都与第二电平端电连接。

实施时，所述控制信号包括控制电压信号，所述移位相关信号包括移位电压信号；所述信号生成电路包括电压信号生成子电路；

所述电压信号生成子电路用于根据控制电压信号生成移位电压信号，并控制所述移位电压信号的电位的绝对值大于所述控制电压信号的电位的绝对值，并将所述移位电压信号提供至所述移位寄存器单元。

实施时，所述控制信号包括控制电压信号，所述移位相关信号包括移位电压信号；所述信号生成电路包括电压信号生成子电路；

所述电压信号生成子电路用于对所述控制电压信号进行反相，以得到移位电压信号，并将所述控制电压信号与所述移位电压信号提供至所述移位寄存器单元。

实施时，所述电压信号生成子电路包括第一电压信号生成晶体管和第二电压信号生成晶体管；

所述第一电压信号生成晶体管的控制极接入所述控制电压信号，所述第一电压信号生成晶体管的第一极与所述第二电压信号生成晶体管的第二极电连接，所述第一电压信号生成晶体管的第二极与第一电平端电连接；所述第一电压信号生成晶体管的第一极用于输出所述移位电压信号；

所述第二电压信号生成晶体管的控制极和所述第二电压信号生成晶体管的第一极都与第二电平端电连接。

本发明还提供了一种显示装置，包括上述的栅极驱动电路。

实施时，本发明所述的显示装置还包括时序控制器；

所述时序控制器用于提供所述控制信号。

与现有技术相比，本发明所述的栅极驱动电路和显示装置采用信号生成电路，根据控制信号生成移位相关信号，并将输出信号提供至所述移位寄存器单元(所述输出信号包括所述移位相关信号；或者，所述输出信号包括所述控制信号和所述移位输出信号)，通过在移位寄存器单元的前端设置信号生成电路，即可以控制所述移位寄存器单元输出的栅极驱动信号的电位较高，本发明实施例将电平转换功能集成于栅极驱动电路，在栅极驱动电路的输入端增加所述信号生成电路，可以节省电平转换芯片的开支，降低了显示产品的功耗，提升了显示产品的竞争力。并且，本发明实施例所述的栅极驱动电路中的信号生成电路还可以实现反相器的功能，仅提供常规设计一半数量的时钟信号和电压信号，即可实现栅极驱动。

附图说明

图1A是本发明实施例所述的栅极驱动电路的结构图；

图1B是本发明另一实施例所述的栅极驱动电路的结构图；

图2是时钟信号生成子电路的一实施例的电路图；

图3是图2所示的时钟信号生成子电路的实施例的工作时序图；

图4是起始信号生成子电路的一实施例的电路图；

图5是图4所示的起始信号生成子电路的实施例的工作时序图；

图6是电压信号生成子电路的一实施例的电路图；

图7是图6所示的电压信号生成子电路的实施例的工作时序图；

图8是本发明所述的栅极驱动电路的第一具体实施例的电路图；

图9是本发明所述的栅极驱动电路的第一具体实施例的工作时序图；

图10是本发明所述的栅极驱动电路的第二具体实施例的电路图；

图11是本发明所述的栅极驱动电路的第二具体实施例的工作时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。

在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。

在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。

本发明实施例所述的栅极驱动电路，包括多级移位寄存器单元，所述栅极驱动电路还包括信号生成电路；

所述信号生成电路用于根据控制信号，生成移位相关信号，并将输出信号提供至所述移位寄存器单元；

所述输出信号包括所述移位相关信号；或者，所述输出信号包括所述控制信号和所述移位输出信号。

本发明实施例所述的栅极驱动电路采用信号生成电路，根据控制信号生成移位相关信号，并将输出信号提供至所述移位寄存器单元(所述输出信号包括所述移位相关信号；或者，所述输出信号包括所述控制信号和所述移位输出信号)，通过在移位寄存器单元的前端设置信号生成电路，即可以控制所述移位寄存器单元输出的栅极驱动信号的电位较高，本发明实施例将电平转换功能集成于栅极驱动电路，在栅极驱动电路的输入端增加所述信号生成电路，可以节省电平转换芯片的开支，同时降低了PLG(Panel Line to Gate，栅极输入信号走线)对电压的损耗，降低了显示产品的功耗，提升了显示产品的竞争力。并且，本发明实施例所述的栅极驱动电路中的信号生成电路还可以实现反相器的功能，仅提供常规设计一半数量的时钟信号和电压信号，即可实现栅极驱动。

在本发明实施例中，由时序控制器提供所述控制信号。所述控制信号例如可以包括控制时钟信号、控制起始信号和控制电压信号，但不以此为限。

本发明将将电平转换芯片的功能集成于栅极驱动架构内，降低成本及功耗。

如图1A所示，本发明实施例所述的栅极驱动电路包括N级移位寄存器单元和信号生成电路10；N为大于2的整数；

在图1A中，标号为S1的为第一级移位寄存器单元，标号为S2的为第二级移位寄存器单元，标号为SN的为第N级移位寄存器单元，标号为Out的为栅极驱动信号输出端，标号为Input的为输入端，标号为Reset的为复位端；

所述信号生成电路10用于根据控制信号SC，生成移位相关信号S0，并将所述移位相关信号S0提供至所述移位寄存器单元。

在具体实施时，所述信号生成电路10可以对所述控制信号SC进行电平转换，以生成移位相关信号S0，使得所述移位相关信号S0的电位的绝对值高于所述控制信号SC的电位的绝对值；

在具体实施时，所述信号生成电路10可以对所述控制信号SC进行反相并进行电平转换，以生成移位相关信号S0，使得所述移位相关信号S0的电位的绝对值高于所述控制信号SC的电位的绝对值；

在具体实施时，所述信号生成电路10可以对所述控制信号SC进行反相，以生成移位相关信号S0，使得所述移位相关信号S0与所述控制信号SC反相。

如图1B所示，本发明实施例所述的栅极驱动电路包括N级移位寄存器单元和信号生成电路10；N为大于2的整数；

在图1B中，标号为S1的为第一级移位寄存器单元，标号为S2的为第二级移位寄存器单元，标号为SN的为第N级移位寄存器单元，标号为Out的为栅极驱动信号输出端，标号为Input的为输入端；

所述信号生成电路10用于根据控制信号SC，生成移位相关信号S0，并将所述控制信号SC和所述移位相关信号S0提供至所述移位寄存器单元。

在本发明实施例中，相邻上一级移位寄存器单元的栅极驱动信号输出端与下一级移位寄存器单元的输入端电连接，相邻下一级移位寄存器单元的栅极驱动信号输出端与上一级移位寄存器单元的复位端电连接，但不以此为限。

根据一种具体实施方式，所述控制信号可以包括控制时钟信号，所述移位相关信号包括移位时钟信号；所述信号生成电路包括时钟信号生成子电路；

所述时钟信号生成子电路用于根据控制时钟信号生成移位时钟信号，并控制所述移位时钟信号的电位的绝对值大于所述控制时钟信号的电位的绝对值，并将所述移位时钟信号提供至所述移位寄存器单元。

在具体实施时，所述控制信号可以包括控制时钟信号，所述移位相关信号可以包括移位时钟信号，信号生成电路可以包括时钟信号生成子电路，所述时钟信号生成子电路能够控制所述移位时钟信号的电位的绝对值大于所述控制时钟信号的电位的绝对值。

例如，当所述控制时钟信号为高电平时，所述控制时钟信号的电位可以为3.3V，当所述控制时钟信号为低电平时，所述控制时钟信号的电位可以为-3.3V；当所述移位时钟信号为高电平时，所述移位时钟信号的电位可以为28V；当所述移位时钟信号为低电平时，所述移位时钟信号的电位可以为-15V，但不以此为限。

根据另一种具体实施方式，所述控制信号可以包括控制时钟信号，所述移位相关信号包括移位时钟信号；所述信号生成电路包括时钟信号生成子电路；

所述时钟信号生成子电路用于对所述控制时钟信号进行反相，以得到移位时钟信号，并将所述控制时钟信号与所述移位时钟信号提供至所述移位寄存器单元。

在具体实施时，所述控制信号可以包括控制时钟信号，所述移位相关信号可以包括移位时钟信号，所述时钟信号生成子电路用于对所述控制时钟信号进行反相，以得到移位时钟信号。

例如，当所述移位寄存器单元需要两个时钟信号(第一时钟信号和第二时钟信号)时，所述第一时钟信号和所述第二时钟信号反相时，时序控制器可以仅提供第一时钟信号，通过所述时钟信号生成子电路对所述第一时钟信号进行反相操作，即可得到第二时钟信号。

具体的，所述时钟信号生成子电路可以包括第一时钟信号生成晶体管和第二时钟信号生成晶体管；

所述第一时钟信号生成晶体管的控制极接入所述控制时钟信号，所述第一时钟信号生成晶体管的第一极与所述第二时钟信号生成晶体管的第二极电连接，所述第一时钟信号生成晶体管的第二极与第一电平端电连接；所述第一时钟信号生成晶体管的第一极用于输出所述移位时钟信号；

所述第二时钟信号生成晶体管的控制极和所述第二时钟信号生成晶体管的第一极都与第二电平端电连接。

在具体实施时，所述第一电平端可以为低电平端，所述第二电平端可以为高电平端，但不以此为限。

如图2所示，所述时钟信号生成子电路的一实施例可以包括第一时钟信号生成晶体管M11和第二时钟信号生成晶体管M12；

所述第一时钟信号生成晶体管M11的栅极接入第一控制时钟信号CLK1，所述第一时钟信号生成晶体管M11的漏极与所述第二时钟信号生成晶体管M12的源极电连接，所述第一时钟信号生成晶体管M11的源极与低电平端电连接；所述第一时钟信号生成晶体管M11的漏极用于输出第一移位时钟信号CKo1；

所述第二时钟信号生成晶体管M12的栅极和所述第二时钟信号生成晶体管M12的漏极都与高电平端电连接；

所述低电平端用于输入低电平VGL，所述高电平端用于输入高电平VGH。

在图2所示的实施例中，M11的宽长比需要大于M12的宽长比，在优选情况下，M11的宽长比与M12的宽长比的比值可以大于2:1，以能够确保当CLK1的电位为高电平时，CKo1的电位为低电平。

在图2所示的实施例中，M11和M12都为N型薄膜晶体管，但不以此为限。

在本发明实施例中，VGL可以为-6V，VGH可以为28V，但不以此为限。

如图3所示，本发明如图2所示的时钟信号生成子电路的实施例在工作时，

在第一时间段t1，CLK1的电位为-3.3V，M12打开，M11关断，CKo1的电位为VGH；

在第二时间段t2，CLK1的电位为3.3V，M11和M12打开，CKo1的电位为VGL。

具体的，所述控制信号可以包括控制起始信号，所述移位相关信号可以包括移位起始信号；所述信号生成电路可以包括起始信号生成子电路；

所述起始信号生成子电路用于对所述控制起始信号进行反相，并对反相后的控制起始信号进行电平转换，以得到所述移位起始信号，并将所述移位起始信号提供给所述多级移位寄存器单元中的第一级移位寄存器单元。

在具体实施时，所述信号生成电路可以包括起始信号生成子电路，所述起始信号生成子电路可以对所述控制起始信号进行反相及电平转换，以得到移位起始信号，并将该移位起始信号提供给所述栅极驱动电路包括的第一级移位寄存器单元。

具体的，所述起始信号生成子电路可以包括第一起始信号生成晶体管和第二起始信号生成晶体管；

所述第一起始信号生成晶体管的控制极接入所述控制时钟信号，所述第一起始信号生成晶体管的第一极与所述第二起始信号生成晶体管的第二极电连接，所述第一起始信号生成晶体管的第二极与第一电平端电连接；所述第一起始信号生成晶体管的第一极用于输出所述移位时钟信号；

所述第二起始信号生成晶体管的控制极和所述第二起始信号生成晶体管的第一极都与第二电平端电连接。

如图4所示，所述起始信号生成子电路的一实施例可以包括第一起始信号生成晶体管M3和第二起始信号生成晶体管M4；

所述第一起始信号生成晶体管M3的栅极接入控制起始信号STV0，所述第一起始信号生成晶体管M3的漏极与所述第二起始信号生成晶体管M4的源极电连接，所述第一起始信号生成晶体管M3的源极与低电平端电连接；所述第一起始信号生成晶体管M3的漏极用于输出移位起始信号STV；所述低电平端用于输入低电平VGL；

所述第二起始信号生成晶体管M4的栅极和所述第二起始信号生成晶体管M4的漏极都与高电平端电连接；所述高电平端用于输入高电平VGH。

在图4所示的起始信号生成子电路的实施例中，M3和M4都为N型薄膜晶体管，但不以此为限。

在本发明实施例中，VGL可以为-6V，VGH可以为28V，但不以此为限。

在图4所示的实施例中，M3的宽长比需要大于M4的宽长比，在优选情况下，M3的宽长比与M4的宽长比的比值可以大于2:1，以能够确保当STV0的电位为高电平时，STV的电位为低电平。

如图5所示，如图4所示的起始信号生成子电路的实施例在工作时，

在第一时间段t1，STV0的电位为-3.3V，M4打开，M3关断，STV的电位为VGH；

在第二时间段t2，STV0的电位为+3.3V，M4和M3打开，STV的电位为VGL。

根据一种具体实施方式，所述控制信号可以包括控制电压信号，所述移位相关信号包括移位电压信号；所述信号生成电路包括电压信号生成子电路；

所述电压信号生成子电路用于根据控制电压信号生成移位电压信号，并控制所述移位电压信号的电位的绝对值大于所述控制电压信号的电位的绝对值。

在具体实施时，所述控制信号可以包括控制电压信号，所述移位相关信号可以包括移位电压信号，信号生成电路可以包括电压信号生成子电路，所述电压信号生成子电路能够控制所述移位电压信号的电位的绝对值大于所述控制电压信号的电位的绝对值，并将所述移位电压信号提供给所述与移位寄存器单元。

例如，当所述控制电压信号为高电平时，所述控制电压信号的电位可以为3.3V，当所述控制电压信号为低电平时，所述控制电压信号的电位可以为-3.3V；当所述移位电压信号为高电平时，所述移位电压信号的电位可以为28V；当所述移位电压信号为低电平时，所述移位电压信号的电位可以为-15V，但不以此为限。

根据另一种具体实施方式，所述控制信号包括控制电压信号，所述移位相关信号包括移位电压信号；所述信号生成电路包括电压信号生成子电路；

所述电压信号生成子电路用于对所述控制电压信号进行反相，以得到移位电压信号，并将所述控制电压信号与所述移位电压信号提供至所述移位寄存器单元。

在具体实施时，所述控制信号可以包括控制电压信号，所述移位相关信号可以包括移位电压信号，所述电压信号生成子电路用于对所述控制电压信号进行反相，以得到移位电压信号。

例如，当所述移位寄存器单元需要两个电压信号(第一电压信号和第二电压信号)时，所述第一电压信号和所述第二电压信号反相时，时序控制器可以仅提供第一电压信号，通过所述电压信号生成子电路对所述第一电压信号进行反相操作，即可得到第二电压信号。

具体的，所述电压信号生成子电路包括第一电压信号生成晶体管和第二电压信号生成晶体管；

所述第一电压信号生成晶体管的控制极接入所述控制电压信号，所述第一电压信号生成晶体管的第一极与所述第二电压信号生成晶体管的第二极电连接，所述第一电压信号生成晶体管的第二极与第一电平端电连接；所述第一电压信号生成晶体管的第一极用于输出所述移位电压信号；

所述第二电压信号生成晶体管的控制极和所述第二电压信号生成晶体管的第一极都与第二电平端电连接。

如图6所示，所述电压信号生成子电路的一实施例可以包括第一电压信号生成晶体管M61和第二电压信号生成晶体管M62；

所述第一电压信号生成晶体管M61的栅极接入第一控制电压信号VDDO0，所述第一电压信号生成晶体管M61的漏极与所述第二电压信号生成晶体管M62的源极电连接，所述第一电压信号生成晶体管M61的源极与低电平端电连接；所述第一电压信号生成晶体管M61的漏极用于输出第一移位电压信号VDDO；

所述第二电压信号生成晶体管M62的栅极和所述第二电压信号生成晶体管M62的漏极都与高电平端电连接；

所述低电平端用于输入低电平VGL，所述高电平端用于输入高电平VGH。

在图6所示的实施例中，M61的宽长比需要大于M62的宽长比，在优选情况下，M61的宽长比与M62的宽长比的比值可以大于2:1，以能够确保当VDDO0的电位为高电平时，VDDO的电位为低电平。

在图6所示的实施例中，M61和M62都为N型薄膜晶体管(N型金属-氧化物-半导体晶体管)，但不以此为限。

在本发明实施例中，VGL可以为-6V，VGH可以为28V，但不以此为限。

如图7所示，本发明如图6所示的电压信号生成子电路的实施例在工作时，

在第一电压输出阶段t71，VDDO0的电位为3.3V，M61和M62打开，VDDO的电位为VGL；

在第二电压输出阶段t72，VDDO0的电位为-3.3V，M62打开，M61关断，VDDO的电位为VGH。

下面通过两个具体实施例来说明本发明所述的栅极驱动电路。

如图8所示，本发明所述的栅极驱动电路的第一具体实施例包括N级移位寄存器单元和信号生成电路；N为大于2的整数；

在图8中，标号为S1的为第一级移位寄存器单元，标号为S2的为第二级移位寄存器单元，标号为SN的为第N级移位寄存器单元，标号为Out的为栅极驱动信号输出端；标号为Input的为输入端；

所述信号生成电路包括时钟信号生成子电路81、起始信号生成子电路82和电压信号生成子电路83，其中，

所述时钟信号生成子电路81包括第一时钟信号生成晶体管M11、第二时钟信号生成晶体管M12、第三时钟信号生成晶体管M13和第四时钟信号生成晶体管M14，其中，

所述第一时钟信号生成晶体管M11的栅极接入第一控制时钟信号CLK1，所述第一时钟信号生成晶体管M11的漏极与所述第二时钟信号生成晶体管M12的源极电连接，所述第一时钟信号生成晶体管M11的源极与低电平端电连接；所述第一时钟信号生成晶体管M11的漏极用于输出第一移位时钟信号CKo1至所述N级移位寄存器单元；

所述第二时钟信号生成晶体管M12的栅极和所述第二时钟信号生成晶体管M12的漏极都与高电平端电连接；

所述第三时钟信号生成晶体管M13的栅极接入第二控制时钟信号CLK2，所述第三时钟信号生成晶体管M13的漏极与所述第四时钟信号生成晶体管M14的源极电连接，所述第三时钟信号生成晶体管M13的源极与低电平端电连接；所述第三时钟信号生成晶体管M13的漏极用于输出第二移位时钟信号CKo2至所述N级移位寄存器单元；

所述第四时钟信号生成晶体管M14的栅极和所述第四时钟信号生成晶体管M14的漏极都与高电平端电连接；

所述起始信号生成子电路82包括第一起始信号生成晶体管M3和第二起始信号生成晶体管M4；

所述第一起始信号生成晶体管M3的栅极接入控制起始信号STV0，所述第一起始信号生成晶体管M3的漏极与所述第二起始信号生成晶体管M4的源极电连接，所述第一起始信号生成晶体管M3的源极与低电平端电连接；所述第一起始信号生成晶体管M3的漏极用于输出移位时钟信号STV至所述第一级移位寄存器单元S1的输入端；所述低电平端用于输入低电平VGL；

所述第二起始信号生成晶体管M4的栅极和所述第二起始信号生成晶体管M4的漏极都与高电平端电连接；所述高电平端用于输入高电平VGH；

所述电压信号生成子电路包括第一电压信号生成晶体管M61、第二电压信号生成晶体管M62、第三电压信号生成晶体管M63和第四电压信号生成晶体管M64；

所述第一电压信号生成晶体管M61的栅极接入第一控制电压信号VDDO0，所述第一电压信号生成晶体管M61的漏极与所述第二电压信号生成晶体管M62的源极电连接，所述第一电压信号生成晶体管M61的源极与低电平端电连接；所述第一电压信号生成晶体管M61的漏极用于输出第一移位电压信号VDDO至所述N级移位寄存器单元；

所述第二电压信号生成晶体管M62的栅极和所述第二时钟信号生成晶体管M62的漏极都与高电平端电连接；

所述第三电压信号生成晶体管M63的栅极接入第二控制电压信号VDDE0，所述第一电压信号生成晶体管M61的漏极与所述第四电压信号生成晶体管M64的源极电连接，所述第三电压信号生成晶体管M63的源极与低电平端电连接；所述第三电压信号生成晶体管M63的漏极用于输出第二移位电压信号VDDE至所述N级移位寄存器单元；

所述第四电压信号生成晶体管M64的栅极和所述第四电压信号生成晶体管M64的漏极都与高电平端电连接。

在本发明所述的栅极驱动电路的第一具体实施例中，所有的晶体管都为N型薄膜晶体管，但不以此为限。

在本发明所述的栅极驱动电路的第一具体实施例中，

M11的宽长比需要大于M12的宽长比，在优选情况下，M11的宽长比与M12的宽长比的比值可以大于2:1，以能够确保当CLK1的电位为高电平时，CKo1的电位为低电平；

M13的宽长比需要大于M14的宽长比，在优选情况下，M13的宽长比与M14的宽长比的比值可以大于2:1，以能够确保当CLK2的电位为高电平时，CKo2的电位为低电平；

M3的宽长比需要大于M4的宽长比，在优选情况下，M3的宽长比与M4的宽长比的比值可以大于2:1，以能够确保当STV0的电位为高电平时，STV的电位为低电平；

M61的宽长比需要大于M62的宽长比，在优选情况下，M61的宽长比与M62的宽长比的比值可以大于2:1，以能够确保当VDDO0的电位为高电平时，VDDO的电位为低电平；

M63的宽长比需要大于M64的宽长比，在优选情况下，M63的宽长比与M64的宽长比的比值可以大于2:1，以能够确保当VDDE0的电位为高电平时，VDDE的电位为低电平；

并且，VGH可以为+28V，VGL可以为-6V，但不以此为限。

在本发明实施例中，VDDO和VDDE为直流降噪电压信号，STV为帧起始信号。

本发明所述的栅极驱动电路的第一具体实施例在工作时，如图9所示，

在第一时间段t1，CLK1的电位为-3.3V，M12打开，M11关断，CKo1的电位为VGH；CLK2的电位为-3.3V，M14和M13打开，CKo2的电位为VGL；STV0的电位为-3.3V，M4打开，M3关断，STV的电位为VGH；

在第二时间段t2，CLK1的电位为3.3V，M11和M12打开，CKo1的电位为VGL；CLK2的电位为-3.3V，M14打开，M13关断，CKo2的电位为VGH；STV0的电位为+3.3V，M4和M3打开，STV的电位为VGL；

在第一电压输出阶段t71，VDDO0的电位为3.3V，M61和M62打开，VDDO的电位为VGL；VDDE0的电位为-3.3V，M64打开，M6关断，VDD3的电位为VGH；

在第二电压输出阶段t72，VDDO0的电位为-3.3V，M62打开，M61关断，VDDO的电位为VGH；VDDE0的电位为3.3V，M64和M63打开，VDDE的电位为VGL。

在本发明如图8所示的栅极驱动电路的第一具体实施例中，所述信号生成电路对控制信号进行反相并电平转换，生成移位相关信号，并将所述移位相关信号提供至所述移位寄存器单元。

如图10所示，本发明所述的栅极驱动电路的第二具体实施例包括N级移位寄存器单元和信号生成电路；N为大于2的整数；

在图10中，标号为S1的为第一级移位寄存器单元，标号为S2的为第二级移位寄存器单元，标号为SN的为第N级移位寄存器单元，标号为Out的为栅极驱动信号输出端；标号为Input的为输入端；

所述信号生成电路包括时钟信号生成子电路81、起始信号生成子电路82和电压信号生成子电路83，其中，

所述时钟信号生成子电路81包括第一时钟信号生成晶体管M11和第二时钟信号生成晶体管M12，其中，

所述第一时钟信号生成晶体管M11的栅极接入第一控制时钟信号CLK1，所述第一时钟信号生成晶体管M11的漏极与所述第二时钟信号生成晶体管M12的源极电连接，所述第一时钟信号生成晶体管M11的源极与低电平端电连接；所述第一时钟信号生成晶体管M11的漏极用于输出第一移位时钟信号CKo1至所述N级移位寄存器单元；并所述N级移位寄存器单元分别接入所述第一控制时钟信号CLK1；

所述第二时钟信号生成晶体管M12的栅极和所述第二时钟信号生成晶体管M12的漏极都与高电平端电连接；

所述起始信号生成子电路82包括第一起始信号生成晶体管M3和第二起始信号生成晶体管M4；

所述第一起始信号生成晶体管M3的栅极接入控制起始信号STV0，所述第一起始信号生成晶体管M3的漏极与所述第二起始信号生成晶体管M4的源极电连接，所述第一起始信号生成晶体管M3的源极与低电平端电连接；所述第一起始信号生成晶体管M3的漏极用于输出移位时钟信号STV至所述第一级移位寄存器单元S1的输入端；所述低电平端用于输入低电平VGL；

所述第二起始信号生成晶体管M4的栅极和所述第二起始信号生成晶体管M4的漏极都与高电平端电连接；所述高电平端用于输入高电平VGH；

所述电压信号生成子电路包括第一电压信号生成晶体管M61和第二电压信号生成晶体管M62；

所述第一电压信号生成晶体管M61的栅极接入第一控制电压信号VDDO0，所述第一电压信号生成晶体管M61的漏极与所述第二电压信号生成晶体管M62的源极电连接，所述第一电压信号生成晶体管M61的源极与低电平端电连接；所述第一电压信号生成晶体管M61的漏极用于输出第一移位电压信号VDDO至所述N级移位寄存器单元；所述N级移位寄存器单元接入所述第一控制电压信号VDD0；

所述第二电压信号生成晶体管M62的栅极和所述第二时钟信号生成晶体管M62的漏极都与高电平端电连接；

在本发明所述的栅极驱动电路的第二具体实施例中，所有的晶体管都为N型薄膜晶体管，但不以此为限。

在本发明所述的栅极驱动电路的第二具体实施例中，

M11的宽长比需要大于M12的宽长比，在优选情况下，M11的宽长比与M12的宽长比的比值可以大于2:1，以能够确保当CLK1的电位为高电平时，CKo1的电位为低电平；

M3的宽长比需要大于M4的宽长比，在优选情况下，M3的宽长比与M4的宽长比的比值可以大于2:1，以能够确保当STV0的电位为高电平时，STV的电位为低电平；

M61的宽长比需要大于M62的宽长比，在优选情况下，M61的宽长比与M62的宽长比的比值可以大于2:1，以能够确保当VDDO0的电位为高电平时，VDDO的电位为低电平；

并且，VGH可以为+28V，VGL可以为-6V，但不以此为限。

本发明所述的栅极驱动电路的第二具体实施例在工作时，如图11所示，

在第一时间段t1，CLK1的电位为-6V，M12打开，M11关断，CKo1的电位为VGH；STV0的电位为-3.3V，M4打开，M3关断，STV的电位为VGH；

在第二时间段t2，CLK1的电位为28V，M11和M12打开，CKo1的电位为VGL；STV0的电位为+3.3V，M4和M3打开，STV的电位为VGL；

在第一电压输出阶段t71，VDDO0的电位为28V，M61和M62打开，VDDO的电位为VGL；

在第二电压输出阶段t72，VDDO0的电位为-6V，M62打开，M61关断，VDDO的电位为VGH。

在本发明如图10所示的栅极驱动电路的第二具体实施例中，所述信号生成电路对控制起始信号进行反相并进行电平转换，生成移位起始信号，并将所述移位起始信号提供至第一级移位寄存器单元；所述信号生成电路对控制时钟信号进行反相，得到移位时钟信号，并将所述控制时钟信号和移位时钟信号都提供至所述移位寄存器单元；所述信号生成电路对控制电压信号进行反相，得到移位电压信号，并将所述控制电压信号和移位电压信号都提供至所述移位寄存器单元，从而可以减少时序控制器的输出通道数量。

本发明实施例所述的显示装置包括上述的栅极驱动电路。

在具体实施时，本发明实施例所述的显示装置还包括时序控制器；

所述时序控制器用于提供所述控制信号。

本发明实施例在时序控制器和栅极驱动电路的基础上增加少数薄膜晶体管即可实现电平转换功能，同时能实现反相器的功能，有利于减少时序控制器的输出通道数量。

本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。