器70可以被实现为双数据速率同步动态随机存取存储器(DDR SDRAM)。
[0051]频率转换器72使用至少两个输入行存储器#1和#2提高了输入图像的数据频率(其中，读频率比写频率高)，并且缩短了数据使能周期AA。
[0052]如图8所示，频率转换器72包括输入行存储器82、存储器控制器84以及输出行存储器86。
[0053]输入行存储器82包括第一行存储器82#1和第二行存储器82#2，其中，读频率比写频率高。输出行存储器86包括第一行存储器86#1和第二行存储器86#2，其中，读频率等于写频率。
[0054]输入行存储器82#1和82#2被用于减少数据使能信号。帧存储器70以高的写速度存储对应于一帧的数据(其通过输入行存储器82被输入)，并且缩短了数据使能周期AA。在一个帧周期中，帧存储器70缩短了数据使能周期AA并相对延长了垂直消隐周期VB。
[0055]输出行存储器86#1和86#2被用于防止当从帧存储器70读取像素数据时所产生的延迟时间的问题。如果当从帧存储器70读取像素数据时不存在延迟时间的问题，则可以省略输出行存储器86。
[0056]第一频率的输入点时钟DCLK被施加到输入行存储器82的写时钟端子WRTCLK。比第一频率高的第二频率的内部点时钟iDCLK被施加到输入行存储器82的读时钟端子READCLK。第二频率的内部点时钟iDCLK被施加到输出行存储器86的写时钟端子WRT CLK和读时钟端子READ CLK。
[0057]在下文中，作为示例，基于如下假设来描述本发明的实施方式:第一频率是80MHz，第二频率是90MHz，并且帧存储器70的写频率是736MHz。然而，本发明的实施方式不限于此。
[0058]第一频率的输入点时钟DCLK被施加到输入行存储器82的写时钟端子WRTCLK。比第一频率高的第二频率的内部点时钟iDCLK被施加到输入行存储器82的读时钟端子READCLK。
[0059]存储器控制器84将输入行存储器82的读频率控制成比输入行存储器82的写频率高。此外，存储器控制器84控制输入行存储器82和帧存储器70中的每一个的读操作定时和写操作定时。为此，存储器控制器84产生频率比输入点时钟DCLK的频率高的内部点时钟iDCLK，并且还产生频率比数据使能信号DE的频率高的频率的内部数据使能信号iDE。存储器控制器84使用时钟发生器(例如，锁相环(PLL))产生高频的内部点时钟iDCLK。时钟发生器将从内部振荡器OSC输入的高速时钟OSC CLK除以预定的分频比(divis1nrat1)，并且产生具有稳定频率和锁定相位的内部点时钟iDCLK。
[0060]算法执行单元74执行预先确定的图像质量补偿算法，并且计算用于补偿通过数据驱动电路12的ADC输入的像素的驱动特性的变化量的补偿值。补偿值包括用于补偿第二 TFT T2的阈值电压的变化量AVth的偏移值和用于补偿第二 TFT T2的迁移率的变化量Δ μ的增益值中的至少一个。例如，算法执行单元74可以在垂直消隐周期VB期间补偿第二 TFT Τ2的迁移率的变化，或者可以在垂直消隐周期VB期间补偿第二 TFT Τ2的阈值电压的变化和迁移率的变化二者。
[0061]驱动电路控制器76基于内部点时钟iDCLK和内部数据使能信号iDE产生用于分别控制数据驱动电路12和扫描驱动电路13的操作定时的定时控制信号DDC和GDC，内部点时钟iDCLK和内部数据使能信号iDE中的每一个是按照比输入频率高的频率产生的。
[0062]图9示出了驱动特性的变化的感测时间的延长。图10示出了与现有技术相比根据本发明的实施方式的感测时间的改进效果。在图10中，(A)指示了现有技术的示例，并且(B)指示了本发明的实施方式。
[0063]如图9和图10所示，本发明的实施方式可以缩短OLED显示器的一个帧周期中的数据使能周期AA，并且可以延长在垂直消隐周期VB内被分配的感测时间。结果，本发明的实施方式可以在一个垂直消隐周期VB内感测被包括在一行中的η个颜色的子像素的驱动特性的变化，其中η是等于或大于2的正整数。此外，本发明的实施方式可以迅速更新用于补偿所有像素的各个子像素的驱动特性的变化的补偿值，并且可以缩短驱动特性的补偿周期。
[0064]当点时钟的频率从80MHz增加到92MHz时，一个水平周期IH的时间从3.625 μ s减少到3.15 μ S，并且在UD分辨率下基于行数(即，2160行)从7830 μ s减少到6808.7 μ S。290点时钟被输入到数据使能信号的一个脉冲周期。当点时钟的频率是基于一个帧周期的80MHz时，垂直消隐周期VB是对应于90个水平周期的大约326.25 μ S。然而，当点时钟的频率增加到基于一个帧周期的92MHz时，垂直消隐周期VB是大约1347.55 μ s并增加至大约四倍。结果，本发明的实施方式可以在各个帧周期中感测四种颜色的子像素中的每一个的驱动特性的变化。
[0065]当按照120Hz的帧速率驱动的显示面板的分辨率是UD(3840X2160)并且一个像素包括四个子像素R、G、B和W时，现有技术可以在一个垂直消隐周期VB期间感测一种颜色的子像素的驱动特性的变化。因此，在现有技术中，感测显示面板的所有行上的四种颜色的子像素的驱动特性的变化所需的时间为4(个子像素)X2160(行)/120 (Hz) = 72 (秒)。另一方面，由于本发明的实施方式能够在一个垂直消隐周期VB期间感测四种颜色的子像素的驱动特性的变化，所以感测显示面板的所有行上的四种颜色的子像素的驱动特性的变化所需的时间被减少到4(个子像素)X2160(行)/120(Hz)/4(倍)=18(秒)。因此，本发明的实施方式可以减少补偿更新时间。
[0066]图11是示出了定时控制器的频率转换操作的示例的波形图。更具体地，图11示出了输入行存储器82#1和82#2以及帧存储器的读操作和写操作。
[0067]如图11所示，输入行存储器82#1和82#2在存储器控制器84的控制下交替地读取或写入输入图像的像素数据DATA。当输入点时钟DCLK为80MHz时，输入行存储器82#1和82#2按照80MHz的频率写入像素数据DATA并且按照92MHz的频率读取像素数据DATA。帧存储器70在存储器控制器84的控制下读取和写入按照与8倍92MHz对应736MHz的频率从输入行存储器82#I和82#2交替地输入的像素数据DATA。
[0068]输入行存储器82被用于提高数据使能信号的频率。当第N(其中N为正整数)行的像素数据表示为第N行，第一输入行存储器82#1的读操作表示为Line mem_in#l Read,第一输入行存储器82#1的写操作表示为Line mem_in#l Write，第二输入行存储器82#2的读操作表示为Line mem_in#2 Read，并且第二输入行存储器82#2的写操作表示为Linemem_in#2 Write时，输入行存储器82的操作如下:
[0069]第N 行:Line mem_in#l Read(92MHz), Line mem_in#2 Write(80MHz)；
[0070]第(N+l)行:Linemem_in#l Write(80MHz), Line mem_in#2 Read(92MHz)；
[0071]第(N+2)行:Linemem_in#l Read(92MHz), Line mem_in#2 Write(80MHz)；
[0072]第(N+3)行:Linemem_in#l Write(80MHz), Line mem_in#2 Read(92MHz)。
[0073]来自第一输入行存储器82#1和第二输入行存储器82#2的像