数级电路单元布置在左侧非显示区LNA;而包含第四、六、八、十级电路单元STG[4]、STG[6]、STG[8]和STG[10]的偶数级电路单元布置在右侧非显示区RNA。此外，级电路单元STG[I]到STG[10]通过分别与其输出端子连接的第一到十扫描线GLl到GLlO而分别输出扫描信号。
[0081]如图6所示，包含在左和右移位寄存器140L和140R中的级电路单元STG[1]到STG[10]或虚拟级电路单元DSTG[I]和DSTG[2]被布置为，与补偿电路单元Ctl到CtlO成对。
[0082]例如，第一级电路单元STG[1]和第一补偿电路单元Ctl分别布置在显示区AA的左侧和右侧，彼此相对，并且其输出端子成对地连接到第一扫描线GLlJn 140L1所示。第二级电路单元STG[2]和第二补偿电路单元Ct2分别布置在显示区AA的左侧和右侧，彼此相对，并且连接到第二扫描线GL2以配对，如140R2所示。
[0083]以这种方式，其他级电路单元和补偿电路单元通过连接到相同的扫描线而配对，其中相同的扫描线上布置有级电路单元和补偿电路单元。此外，虚拟级电路单元DSTG[1]和DSTG[2]和补偿电路单元通过连接到相同的扫描线而配对，其中相同的扫描线上布置有虚拟级电路单元和补偿电路单元。
[0084]虚拟级电路单元DSTG[I]和DSTG[2]以类似或相同的方式设置。虚拟级电路单元DSTG[I]和DSTG[2]每隔一条线交替设置在显示区AA的左和右侧非显示区LNA和RNA中。相比较级电路单元STG[1] JlJ STG[10]所布置到的线，虚拟级电路单元DSTG[1]和DSTG[2]布置到更高或更低的线上。然而，在附图中，相比较级电路单元STG[1]到STG[10]所布置至Ij的线，虚拟级电路单元DSTG[1]和DSTG[2]布置到更低的线上。
[0085]级电路单元STG[I]到STG[10]输出虚拟信号Qdmy以控制具体的级并且不通过显示面板中形成的扫描线输出扫描信号。S卩，级STG[1]到STG[10]的输出端子并不连接到显示面板中所形成的扫描线。
[0086]补偿电路单元Ctl到CtlO设置在级电路单元STG[I]到STG[10]和虚拟级电路单元DSTG[1]和DSTG[2]的输出端子的端部，并且响应于相邻级电路单元的节点(例如，Q节点比如Q2到Qdmy)的电压而运行。例如，第一补偿电路单元Ctl布置在右侧非显示区RNA并与第一级电路单元STG[1]相对。这里，连接第一补偿电路单元Ctl以响应于第二级电路单元STG[2]的Q2节点电压Q2而运行，其中第二级电路单元STG[2]与第一补偿电路单元Ctl在垂直方向上相邻或紧邻。第二补偿电路单元Ct2布置在左侧非显示区LNA并与第二级电路单元STG [2]相对。这里，连接第二补偿电路单元Ct2以响应于第三级电路单元STG [3]的Q3节点电压Q3而运行，其中第三级电路单元STG [3]与第二补偿电路单元Ct2在垂直方向上相邻。
[0087]如上所述，补偿电路单元Ctl到CtlO响应于相邻或紧邻的级电路单元的节点电压，而将补偿信号(具体时钟信号)输出给其关联(或连接)的扫描线。利用从补偿电路单元Ctl到CtlO输出的补偿信号(具体时钟信号)改善嵌入式扫描驱动器的传播延迟，这将在下文描述。
[0088]如图7所示，为了实现能够补偿子像素电荷变化的嵌入式扫描驱动器，在第一实施方式中，在图6的140R1侧提供第一补偿电路单元Ctl，并且在图6的140R2侧提供第二级电路单元Tl、Tpu、Tpde和Tpdo。
[0089]在第一实施方式中，利用设置到140R1 —侧的第一补偿电路单元Ctl来补偿扫描信号截止电压Voff (或扫描低电压)。第一补偿电路单元Ctl由晶体管构成，其中晶体管运行以响应于第二级电路单元Tl、Tpu、Tpde和Tpdo的Q2节点电压Q2，而将通过第一时钟信号CLKl传输的第一时钟信号输出到第一扫描线GL1。
[0090]以下将详细描述第一补偿电路单元Ctl和第二级电路单元Tl、Tpu、Tpde, Tpdo。
[0091]第一补偿电路单元Ctl包括补偿晶体管Ctl，其具有连接到第二级电路单元Tl、Tpu, Tpde和Tpdo的Q2节点的栅极、连接到第一时钟信号线CLKl的第一电极以及连接到第一扫描线GLl的第二电极。第一补偿电路单元Ctl响应于相邻或紧邻的级电路单元的Q节点电压，通过与其相关的扫描线输出具体时钟信号。
[0092]第二级电路单元Tl、Tpu、Tpde和Tpdo包括控制器、上拉晶体管Tpu、第一下拉晶体管Tpdo和第二下拉晶体管Tpde。控制器包括第一晶体管Tl，第一晶体管Tl具有栅极、第一电极和第二电极，其中栅极连接到启动信号线VST或者第(N-4)级电路单元的进位输出端子第(N-4)Carry Out ;第一电极连接到高电平电源线VDD或第(N-3)级电路单元的输出端子第(N-3)Gate Out，第二电极连接到Q2节点。
[0093]上拉晶体管Tpu具有连接到Q2节点的栅极、连接到第二时钟信号线CLK2的第一电极和连接到第二级电路单元Tl、Tpu、Tpde、Tpdo的输出端子的第二电极。上拉晶体管Tpu响应于Q2节点的电压，将通过第二时钟信号线CLK2提供的第二时钟信号作为对应于扫描高电压的扫描信号输出。
[0094]第一下拉晶体管Tpdo具有连接到奇数QB节点QB2_0的栅极、连接到第一低电平电源线VSSl的第一电极和连接到第二级电路单元Tl、Tpu、Tpde、Tpdo的输出端子的第二电极。第一下拉晶体管Tpdo响应于奇数QB节点QB2_0的电压，将通过第一低电平电源线VSSl提供的第一低电平电压作为对应于扫描低电压的扫描信号而输出。
[0095]第二下拉晶体管Tpde具有连接到偶数QB节点QB2_E的栅极、连接到第一低电平电源线VSSl的第一电极和连接到第二级电路单元Tl、Tpu、Tpde、Tpdo的输出端子的第二电极。第二下拉晶体管Tpde响应于偶数QB节点QB2_E的电压，将通过第一低电平电源线VSSl提供的第一低电平电压作为对应于扫描低电压的扫描信号而输出。
[0096]根据控制奇数QB节点QB2_0和偶数QB节点QB2_E的控制器，第一下拉晶体管Tpdo和第二下拉晶体管Tpde每帧至少一次地交替运行。
[0097]参照图8(a)，在第一实验例中，补偿电路单元Ct响应于第(N+3)级电路单元的输出端子所输出的进位信号第(N+3)Carry Out而运行。补偿电路单元Ct将第二低电平电压输出给与之关联的扫描线。
[0098]参照图8(b)，在第一实施方式中，补偿电路单元Ct响应于相邻下一级的Q2节点(自举Q2)而运行。补偿电路单元Ct将第一时钟信号CLKl输出给与之关联的扫描线。
[0099]在第一实验例中，补偿电路单元Ct响应于与其间隔开的级电路单元的进位信号而运行，并且因此可能难于准确地将补偿信号提供给与补偿电路单元Ct相关联的扫描线。然而，在第一实施方式中，由于补偿电路单元Ct响应于相邻级电路单元的自举Q2节点电压而运行，因此定义了补偿电路单元Ct能够准确地将补偿信号提供给与其相关的扫描线的时序。
[0100]此外，在第一实验例中，由于补偿电路Ct使用第二低电平电压(其可能响应于节点或线特性而导致电压降)，因此可能出现传播延迟。在本发明的第一实施方式中，补偿电路单元Ct使用时钟信号(其较少地受节点或线特性的影响)，因此可以通过改进信号上升和/或下降时间而解决传播延迟问题。
[0101]参照图9的仿真波形图，将对上述说明书中第一实验例和第一实施方式间的差别进行图示。
[0102]在如上说明书中，对补偿电路单元Ct响应于相邻级电路单元的Q节点电压而运行进行了例示。然而，这仅是示例性的，补偿电路单元Ct可以例如采用如下修改形式实施。
[0103]图10图示出根据本发明第一实施方式的第一修改例，移位寄存器主要部分的电路；图11是波形图，用于解释根据本发明第一实施方式的第一修改例的移位寄存器的改进；图12图示出根据本发明第一实施方式的第二修改例，移位寄存器主要部分的电路；以及图13图示根据Q节点的使用的可用范围。
[0104]如图10所示，根据本发明第一实施方式的第一修改例，第二补偿电路单元Ct2具有连接到第一级电路单元Tl、Tpu、Tpde、Tpdo的节点Ql的栅极、连接到第二时钟信号线的第一电极和连接到第二扫描线GL2的第二电极，其中第一级电路单元Tl、Tpu、Tpde、Tpdo位于第二补偿电路单元Ct2之前的级中。
[0105]在第一实施方式的第一修改例中，第二补偿电路单元Ct2响应于第二补偿电路单元Ct2的先前级(即，在第二补偿电路单元Ct2之前的级)中的第一级电路单元Tl、Tpu、Tpde,Tpdo的节点Ql而运行。图11图示出第一实施方式的第一修改例可以与第一实施方式具有类似或相同效果。
[0106]在通过时钟信号线提供的时钟信号以3H的时间段交叠的3H交叠运行的情况中，除第一修改例外，第二补偿电路单元Ct2可以采用第二修改例实现。
[0107]如图12(a)所示，根据本发明第一实施方式的第二修改例，第二补偿电路单元Ct2的栅极连接到第(N-1)级电路单元的Q节点Q[N-1]以及第(N-2)级电路单元的Q节点Q[N-2]，第二补偿电路单元Ct2的第一电极连接到第N时钟信号线CLK [N]并且其第二电极连接到第N扫描线GL [N]。
[0108]在第一实施方式的第二修改例中，第二补偿电路单元Ct2连接到处于第二补偿电路单元Ct2之前的级之中的级电路单元的Q节点Q[N-1]和Q [n-2]，并且响应于Q节点的电压而运行。
[0109]如图12(b)所示，根据本发明第一实施方式的第二修改例，第二补偿电路单元Ct2的栅极连接到第(N+1)级电路单元的Q节点Q[N+1]以及第(N+2)级电路单元的Q节点Q[N+2]，第二补偿电路单元Ct2的第一电极