像素电压补偿电路的制作方法
【技术领域】
[0001]本发明涉及一种像素电压补偿电路，特别是一种具有负反馈路径的像素电压补偿 电路。
【背景技术】
[0002] 由于在显示器运作过程中，薄膜晶体管(Thin-Film Transistor,TFT)有可能因为 不当的偏压或其他操作条件的改变，而使得薄膜晶体管组件的参数漂移。一般而言，为了达 到更好的显示效果，会通过像素补偿电路来补偿薄膜晶体管的特性漂移。像素补偿电路通 常是由多个薄膜晶体管与存储电容所构成。
[0003] 在当今分辨率越来越高的趋势下，显示面板上必须设置更多的像素。但另一方面， 由于面板上的空间有限，因此往往必须对像素补偿电路中的组件尺寸有所取舍。在一种作 法中，通过缩小存储电容的大小，以获得额外的空间来容纳更多的像素。但是，当存储电容 越小时，薄膜晶体管漏电的问题也会连带地变得不可忽视。更甚者，上述问题还会影响像素 的亮度，造成显示器的显示画面不均匀，而降低显示画面的质量。
【发明内容】
[0004] 本发明在于提供一种像素电压补偿电路，除了能解决因薄膜晶体管的特性偏移影 响到显示画面的问题之外，还能克服薄膜晶体管漏电而导致显示画面质量不佳的问题。
[0005] 本发明所公开的一种像素电压补偿电路，包含第一开关、第二开关、驱动开关、第 三开关、第四开关、第一电容与第二电容。第一开关的第一端耦接第一节点，第一开关的第 二端耦接数据信号端。第二开关的第一端耦接第一节点，第二开关的第二端耦接发光组件 的阳极端。驱动开关的第一端耦接高电压水平端。第三开关的第一端耦接驱动开关的第二 端，第三开关的第二端耦接发光组件的阳极端。第四开关的第一端耦接驱动开关的控制端， 第四开关的第二端耦接驱动开关的第二端。第一电容耦接于驱动开关的控制端与第一节点 之间。第二电容耦接第一电容的一端。第一开关用以依据第一控制信号选择性地导通数据 信号端与第一节点。第二开关用以依据第二控制信号选择性地导通第一节点与发光组件的 阳极端。第三开关用以依据发光控制信号选择性地导通驱动开关的第二端与发光组件的阳 极端。第四开关用以依据第二控制信号选择性地导通驱动开关的控制端与驱动开关的第二 端。
[0006] 综上所述，本发明提供的像素电压补偿电路通过写入补偿电压值于驱动开关的栅 极节点，使得驱动开关在发光阶段仅受控于参考电压与数据电压，从而让驱动开关在发光 阶段输出的电流避免受电压偏移的影响而保持稳定，并以此稳定的电流驱动发光组件发 光。此外，本发明提供的像素电压补偿电路还具有一负反馈路径。即使电路中的晶体管漏 电，通过所述的负反馈路径仍能实时地补偿偏移的电压值，避免了因为晶体管漏电而使得 显示画面失真的问题。
[0007] 以上的关于本公开内容的说明及以下的实施方式的说明用以示范与解释本发明 的精神与原理，并且提供本发明的权利要求更进一步的解释。
【附图说明】
[0008]图1为根据本发明一实施例所绘示的像素电压补偿电路的电路示意图。
[0009]图2为根据本发明一实施例所绘示的像素电压补偿电路的时序示意图。
[0010]图3为根据本发明另一实施例所绘示的像素电压补偿电路的电路示意图。
[0011]附图标记列表
[0012] 1、1' 像素电压补偿电路
[0013] C1、C2 电容
[0014] D 发光单元
[0015] EM 发光控制信号
[0016] iD、iD' 驱动电流
[0017] 0VDD 高电压水平
[0018] N 节点
[0019] NC1 ~NC4、NC_d 控制端
[0020] S1、S2 控制信号
[0021 ] Sdata 数据信号
[0022] SW1 ~SW4 开关
[0023] Sff_d 驱动开关
[0024] T1~T5 时间点
[0025] Vdata 数据电压水平
[0026] Vref 参考电压水平
【具体实施方式】
[0027] 以下在实施方式中详细叙述本发明的详细特征以及优点，其内容足以使本领域技 术人员了解本发明的技术内容并据以实施，且根据本说明书所公开的内容、权利要求及附 图，本领域技术人员可轻易地理解本发明相关的目的及优点。以下的实施例进一步详细说 明本发明的观点，但非以任何观点限制本发明的范围。
[0028] 请参照图1，图1为根据本发明一实施例所绘示的像素电压补偿电路的电路示意 图。像素电压补偿电路1具有开关SW1~SW4、驱动开关SW_d与电容C1、C2。开关SW1的第一端 耦接节点N，开关SW1的第二端耦接数据信号端以接收数据信号Sdata，开关SW1的控制端NC1 接收控制信号S1。开关SW2的第一端耦接第一节点，开关SW2的第二端耦接发光组件的阳极 端，开关SW2的控制端NC2接收控制信号S2。驱动开关SW_d的第一端耦接高电压水平端以接 收高电压水平0VDD。开关SW3的第一端耦接驱动开关51_(1的第二端，开关SW3的第二端耦接 发光组件的阳极端，开关SW3的控制端NC3接收发光控制信号EM。开关SW4的第一端耦接驱动 开关31_(1的控制端，开关SW4的第二端耦接驱动开关51_(1的第二端，开关SW4的控制端NC4接 收控制信号S2。电容C1耦接于驱动开关51_(1的控制端NC_d与节点N之间。电容C2耦接于高电 压水平端与电容C1的一端之间，电容C2自高电压水平端接收一高电压水平0VDD。在图1所对 应的实施例中，电容C2耦接于节点N与高电压水平端之间。
[0029] 开关SW1用以依据控制信号S1选择性地导通数据信号端与节点N，以选择性地将节 点N的电压水平充至数据信号Sdata的电压水平。开关SW2用以依据控制信号S2选择性地导 通节点N与发光组件D的阳极端。开关SW3用以依据发光控制信号EM选择性地导通驱动开关 SW_d的第二端与发光组件D的阳极端。开关SW4用以依据控制信号S2选择性地导通控制端 NC_d与驱动开关51_(1的第二端。在此实施例中，开关SW1~开关SW4与驱动开关SW_dSP型薄 膜晶体管。但在其他的实施例中，开关SW1~开关SW4与驱动开关SW_cH^可以是N型薄膜晶体 管或是以多个薄膜晶体管组成的开关电路。发光组件D例如为有机发光二极管（Organic Light-Emitting Diode，0LED)。上述各组件的实施方式仅为举例示范，并不仅以上述为限。
[0030] 请参照图2以说明像素电压补偿电路的工作方式，图2为根据本发明一实施例所绘 示的像素电压补偿电路的时序示意图。其中，图2中绘示控制信号S1、S2、发光控制信号EM与 数据信号Sdata的相对时序，并标注有时间点T1~T5。其中，控制信号S1、S2与发光控制信号 EM分别被选择性地切换于高水平与低水平。需注意的是，附图仅用以示意说明，在此并不限 定控制信号S1、S2与发光控制信号EM所具有的高水平与低水平是否相同。
[0031] 同样地，在图2中，数据信号Sdata被选择性地切换于参考电压水平Vref与数据电 压水平Vdata。在此实施例中，对应于开关SW1~开关SW4与驱动开关SW_dSP型薄膜晶体管， 参考电压水平Vref高于数据电压水平Vdata，但参考电压水平Vref与数据电压水平Vdata的 相对大小以实际为准为本领域普通技术人员能依实际所需而自由设计，并不以前述举例为 限。同样地，在此也不限制参考电压水平Vref与数据电压水平Vdata相对于控制信号S1、S2 与发光控制信号EM的高水平与低水平的大小。
[0032] 此外，以往在公知的像素电压补偿电路中，即使去除发光控制信号后，往往还是至 少需要三至四个控制信号来驱动像素电压补偿电路，造成走线的负担。但由于本发明的开 关SW2的第二端耦接于开关SW3的第二端与发光单元D的阳极端之间，因此像素电压补偿电 路1去除发光控制信号EM后，只需要控制信号S1与控制信号S2即能顺利地驱动像素电压补 偿电路1，更较以往节省了走线的空间。
[0033] 延续前述，时间点T1至时间点T2之间被定义为复位阶段。在复位阶段中，控制信号 S1、S2与发光控制信号EM都为低水平，数据信号Sdata的电压水平为参考电压水平Vref。此 时，开关SW1~SW4被导通。节点N的电压水平与控制端NC_d的电压水平被调整至参考电压水 平Vref。在一实施例中，参考电压水平Vref依据电路中的各组件特性而被调整，以使发光组 件D的跨压在复位阶段小于导通电压，而使得发光组件D在复位阶段不发光。
[0034] 时间点T2至时间点T3之间被定义为补偿阶段。在补偿阶段中，控制信号S1、S2为低 水平，发光控制信号EM为高水平，数据信号的电压水平为参考电压水平Vref。此时，开关 SW1、开关SW2、开关SW4与驱动开关SW_d被导通，开关SW3不导通。对应地，驱动开关NC_d的第 二端的电压水平为高电压水平0VDD与驱动开关NC_d的导通电压Vth_d绝对值的差值。若简 要地以标号来表示的话，前述的差值即为〇VDD-|Vth_d|。由于开关SW4导通且开关SW4的第 一端与第二端处于浮置(floating)的状态，此时，开关SW4的第一端与控制端％_(1的电压水 平也为高电压水平0VDD与导通电压Vth_d的绝对值的差值。
[0035]时间点T3至时间点T4之间被定义为数据写入阶段。在数据写入阶段中，控制信号 S1为低水平，控制信号S2与发光控制信号EM为高水平，数据信号Sdata的电压水平为数据电 压水平Vdata。此时开关SW1与驱动开关SW_d